【課題】構造簡単な距離を測定可能とした送受信装置の実現
【解決手段】第１信号の受信と第２信号の送信とを共通化した送受信アンテナ２０と、第１信号を復調して第１パルス信号を得る復調器３０と、制御信号を入力して目標周波数を設定する目標周波数設定レジスタ６１と目標位相を設定する目標位相設定レジスタ６６とを有し、目標周波数設定レジスタに設定されている目標周波数と目標位相設定レジスタに設定されている目標位相とに一致した周波数と位相の第２パルス信号を出力するパルス発振器６０を有する。第２パルス信号により搬送波を変調する変調器７０と、第１パルス信号と、第２パルス信号との位相差を検出する位相比較器３２を有する。また、位相差信号の時間変動からその時の第１パルス信号と第２パルス信号との周波数差をもとめ、その周波数差に基づいて目標周波数を制御する周波数制御装置と、位相差信号の示す位相差に基づいて目標位相を制御する位相制御装置とを有する。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。 （もっと読む）

【課題】デジタル回路で構成出来、ロック検出のエラーやロストの発生を抑制することが出来ると共に、検出時間を短縮することが出来るＰＬＬ回路、無線通信機、及びロック検出方法を提供する。
【解決手段】ウィンドウ幅の異なる複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果を用いて検出を行う。ロック判定部７は、複数のロック検出部６ｂ−１〜６ｂ−ｎによる検出結果に基づいて、ロック状態の検出を行う。 （もっと読む）

【課題】エイリアシングによるエイリアシングによる誤動作の発生が防止されたＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を設定するカウンタ回路１３０と、外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相検出回路１４０と、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号ＰＤに基づいたカウンタ回路１３０のカウント値の更新を禁止するアンチエイリアス回路２００とを備える。これにより、エイリアシングによる誤動作によって内部クロック信号ＬＣＬＫが誤った方向に連続制御されるという問題がなくなる。 （もっと読む）

【課題】安定的にジッタを低減する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。位相比較結果判定回路１５は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する。 （もっと読む）

【課題】冗長な回路、配線を不要とし、回路規模の増大を回避し、デューティを変更可能とするＤＬＬを提供する。
【解決手段】外部信号の第１遷移（Ｒｉｓｅ）を可変に遅延させる第１可変遅延回路（１０Ｒ）と、外部信号の第２遷移（Ｆａｌｌ）を可変に遅延する第２可変遅延回路（１０Ｆ）と、第１可変遅延回路（１０Ｒ）の出力信号と第２可変遅延回路（１０Ｆ）の出力信号とを合成する合成回路（１３）と、合成回路（１３）の出力信号のデューティの変更と検出を行うデューティ変更検出回路（２１）と、デューティ変更検出回路（２１）のデューティ検出結果（ＤＣＣ）に従って第１可変遅延回路（１０Ｒ）又は第２可変遅延回路（１０Ｆ）の遅延を可変させる遅延制御回路（１５Ｒ、１５Ｆ）と、を備える。 （もっと読む）

【課題】補間回路の最小動作周期を低減でき、ＤＬＬの最大動作周波数を向上させることができる、ＤＬＬ回路を提供する。
【解決手段】位相検知回路２１は、入力される基準クロック信号とレプリカ回路１７から出力されるクロック信号との位相の差を検知し遅延制御回路２２に出力する。遅延制御回路２２は、位差の信号を基に、基準クロック信号の位相を調整する制御信号を出力する。そして、遅延制御回路２２から出力される制御信号を基に、マルチプレクサ１２、１３は、粗調整遅延回路１０からインバータ２段分の遅延差を有する信号を選択して出力し、第１の微調整遅延回路１４は、マルチプレクサから入力した２段分の遅延差の信号を基に、インバータ１段分の遅延差を有する信号を出力する。第２の微調整遅延回路１５は、この１段分の遅延差を有する信号に基づいてクロック信号の位相を調整する。 （もっと読む）

【課題】ループフィルタの変化電圧範囲と電圧制御発振器との許容入力範囲を整合させるためにシフト電圧生成回路を設けるが、基準電圧電源やグランドからの電源変動が電圧制御発振器の制御入力電圧に重畳し、正確な周波数の信号を供給できない問題があった。
【解決手段】本発明の電圧制御発振器のシフト電圧生成回路は、同じ基準電圧電源から加算電圧信号と中間基準電圧信号とを作成することにより、電圧変動波形の位相を同じくし、オペアンプの差動入力にそれぞれを入力し電圧変動を除去する。また、基準電圧電源と加算電圧信号あるいは中間基準電圧信号出力との間にローパスフィルタを設け、電圧変動を抑制する。これにより、電圧変動のない制御入力電圧が電圧制御発振器に入力でき、正確な周波数の出力信号を供給可能になる。 （もっと読む）

【課題】クロック同期システムに用いる位相比較器として、次段のカウンタに影響を与えることなく、クロックの同期がとれた際に確実にロックをかけること。
【解決手段】本発明は、基準クロックの位相に対する比較クロックの位相のずれを検出する第１の位相比較部Ｋ１ａと、基準クロックおよび比較クロックのいずれか一方について所定時間遅延または進んだ状態での両クロックの位相のずれを検出する第２の位相比較部Ｋ１ｂと、第１の位相比較部Ｋ１ａの出力と第２の位相比較部Ｋ１ｂの出力との論理積を位相ずれの検出結果として出力する論理積部ＡＮＤ１とを備える （もっと読む）

【課題】調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品を不要にする。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。 （もっと読む）

【課題】クロックの周波数が高い場合であっても、パルスの消失リスクが少ないＤＬＬ回路を提供すること。
【解決手段】ＤＬＬ回路１００において、ＣＫとＬＣＬＫの各立ち上がりエッジの位相を比較して判定信号Ｒ−Ｕ／Ｄを生成する位相判定回路１１１と、ＣＫとＬＣＬＫの各立ち下がりエッジの位相を比較して判定信号Ｆ−Ｕ／Ｄを生成する位相判定回路１１２と、判定信号Ｒ−Ｕ／Ｄに基づいてＬＣＬＫＲのアクティブエッジの位置を調整する第１の調整回路と、判定信号Ｆ−Ｕ／Ｄに基づいてＬＣＬＫＦのアクティブエッジの位置を調整する第２の調整回路と、ＬＣＬＫＲとＬＣＬＫＦに基づいてＬＣＬＫを生成するクロック生成回路と、ＬＣＬＫＲのアクティブエッジの調整方向とＬＣＬＫＦのアクティブエッジの調整方向とが互いに逆方向であることに応答して、第２の調整回路による調整動作を停止させる停止回路１５０とを備える。 （もっと読む）

【課題】複数系統の基準信号のいずれか、又は全てが断となってしまった場合でも、安定してクロック信号を生成することができるようにする。
【解決手段】断検出部２−Ａ，２−Ｂで現用系の基準信号Ａと予備系の基準信号Ｂの断を検出するようにし、断検出時には断検出信号を制御部８へ出力する。制御部８は、断検出部２−Ａからの断検出信号を受け取ると、入力切替部１の導出を基準信号Ｂに切り替え、その後、断検出部２−Ｂからの断検出信号を通知されると、制御電圧保持部６の保持電圧の更新を停止させ、切替部７の導出を制御電圧生成部５で生成される制御電圧から制御電圧保持部６に保持される保持電圧に切り替える。 （もっと読む）

本発明は、注入ロック発振器（１９）と、デジタル位相検出器（２６）を有する位相制御ループ（２５）とを備えた、ベースバンドシリアル信号からクロックを抽出する装置に関する。発振器（１９）はその周波数の値を制御するデジタル制御入力部（２４）を備え、位相制御ループ（２５）は、デジタル位相検出器（２６）から供給されるデジタル信号の相対値を累算し、発振器（１９）用のデジタル形態の制御信号を渡す、カウント回路（３０、３５）を備える。
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【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を向上させる。
【解決手段】位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。積分器２４０は、所定の長さの平滑期間毎に位相誤差信号を積分して平滑誤差信号を得る。パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。積分器２４０は、周波数補正制御信号がフィードバックされ、該周波数補正制御信号における頻度の変動方向に応じて、平滑化期間の長さを変更する。 （もっと読む）

【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を安定させる。
【解決手段】位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。第１の積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。第２の積分器２４０は、位相補正制御信号をさらに積分してアップ／ダウン信号を得る。パターン発生器２５０は、アップ／ダウン信号からシリアルデータの周波数変動に追従するための周波数補正制御信号を生成する。パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積は、第１の積分器２３０のカウント幅が大きいほど大きくなる大きさの閾値以上である。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）