本発明は、電圧制御周波数発生器を有する位相同期ループにおいて妨害を補償する装置及び方法であって、周波数発生器が同調電圧Ｖ_ｔｕｎｅにより公称周波数に同調され、この周波数発生器の実際の周波数は周波数比較により基準周波数と比較され、周波数比較を介して偏差が検出された場合に再調整され、妨害が発生した場合に同調電圧Ｖ_ｔｕｎｅが妨害事象に依存する妨害電圧Ｖ_ｓｔｏｒにより変えられ、かくして公称周波数から逸脱した周波数が発生し、該周波数偏差が位相同期ループにより再び補正されるような装置及び方法に関するもので、電圧制御周波数発生器を有する位相同期ループにおいて妨害補償をする装置及び方法を提供する目的に基づき、既知の妨害事象が起きたならば、この方法で既定の公称周波数からの偏差を避ける。この目的は、本発明により、もし既知の妨害事象が起きるならば、妨害電圧Ｖ_ｓｔｏｒを補償する電圧Ｖ_ｃｏｍｐが妨害電圧Ｖ_ｓｔｏｒに同期して符号を反転して生成され、妨害電圧Ｖ_ｓｔｏｒに重畳される、という方法により達成される。

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プルアップ回路とプルダウン回路と演算増幅器とを含む、位相ロックループ／遅延ロックループで使用するためのチャージポンプ。チャージポンプはプルアップおよびプルダウン回路の動作に関連したスタティック位相誤差を最小限にするように設計される。演算増幅器の使用はまた、低電源電圧の影響を軽減する。
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直接デジタル合成方式による周波数合成器は、入力（３）に存在する位相増分Ｍによって位相信号Ｐを周期的に増加するための位相アキュムレータ（１）と、位相信号Ｐの位相値に対応する正弦関数値を決定するため正弦関数値表をメモリーセルに記憶する記憶装置（６）と、時間対離散の正弦関数値を擬似アナログ正弦時間関数に変換するためのデジタル−アナログ変換器（１１）と、擬似アナログ正弦時間関数を平滑化するためのアンチエイリアシングローパスフィルタ（１６）とを備える。直接デジタル合成方式による周波数合成器はさらに、記憶装置（６）とデジタル−アナログ変換器（１１）との間に接続された、時間対離散の正弦関数値に非周期的信号（ＮＳ）を重ね合わせる加算器（１９）を含む。 （もっと読む）

回路基板にマウントされた電気回路を有する可調周波数変換器が開示される。上記回路は、共振器を備える位相同期ループ（ＰＬＬ）を提供するにように設計されている。柔軟な材料が回路基板と共振器の間に配置される。電導性リードにより短絡させられる少なくとも１つの受動素子が共振器に作動的に接続される。周波数変換器の共振周波数は、電導性リードを切断し、関連付けられた受動素子を活性化させることにより変更することができる。 （もっと読む）

半導体集積回路装置におけるクロック発生器には、発振検出修繕回路１１が設けられている。この発振検出修繕回路１１は、外部接続されたクロック発振器が生成したクロック信号ｆｉｎの正常／異常を検出する。クロック信号ｆｉｎが正常の際には、該クロック信号ｆｉｎを選択して出力する。また、クロック信号ｆｉｎが異常の場合には、発振検出修繕回路１１が生成したクロック信号を選択して出力する。クロック発生器は、発振検出修繕回路１１が選択して出力するクロック信号に基づいてシステムクロックを生成する。また、クロック信号ｆｉｎが異常の場合、ＣＰＵは、各モジュールを停止させた後、該ＣＰＵを停止させる異常終了処理を実行する。
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【課題】シリコン共振器におけるように必ずしも温度安定性を必要としない周波数を有し、しかも周囲の熱的条件に係わらずに正確で低コストのタイムベースを得るために使用されることのできる共振器に基づいたレイアウトを提供すること
【解決手段】二つの発振器を含むタイムベースであって、その一つは、他方よりも低い周波数を有し、後者は断続的にスタンバイモードにセットされ、二つの発振器間の周波数差により第１安定時間基準（ＲＥＦ）、最も低い周波数を有する発振器の周波数を分周することにより得られる第２永久的時間基準（ＲＴＣ）、及び、第１安定時間基準（ＲＥＦ）により決定される時間間隔の間に第１発振器（ＯＳＣ１）により計数されるパルスに依存する除算因子を発生する。 （もっと読む）

【課題】より適切なゲイン調整を可能とする電圧制御発振器を提供する。
【解決手段】電流源１１２は、第１の入力端子ａへの入力電圧に応じて第１の電流を出力すると共に、入力電圧に対する第１の電流の変化量の変更制御が可能に設定される。第２の電流源１１４は、第２の入力端子ｂへの入力電圧に応じて第２の電流を出力すると共に、入力電圧に対する第２の電流の変化量の変更制御が可能に設定される。制御電圧発生回路１１６では、第１及び第２の電流を合成した合成電流に基づいて制御電圧を出力する。そしてリングオシレータ１１８では、この制御電圧に応じた周波数の出力パルスを発振する。 （もっと読む）

【課題】多層基板構造を工夫して各機能グループのグランドの電位を安定化させ、かつ、ノイズを生じさせないようにして、ジッタの少ないクロック変換器を実現する。
【解決手段】各機能グループとして分離されたＡグループ１、Ｂグループ２、Ｃグループ３、Ｄグループ４中の回路部品は、それぞれ対応して設けられている第１層のグランドパターンに接続され、かつスルーホールを通して第３層の電源層に接続されている。各グランド層は共通化または分離される。各機能グループの第１層のグランドパターンは他の機能グループのグランドパターンから共通化または分離されているので、その電位は常に安定している。また、各機能グループ中の部品は第２層の第１グランド層、第４層の第２グランド層から離れているのでノイズの影響を受けない。 （もっと読む）

【課題】制御電圧対発振周波数特性が調整可能なＶＣＯを含む半導体集積回路を提供する。
【解決手段】この半導体集積回路は、リング状に直列に接続された複数のインバータと、バイアス電圧Ｖ_ＢＰ１に従って電源電位Ｖ_ＤＤから複数のインバータに向けてそれぞれ電源電流を流す第１群のＰチャネルトランジスタＱＰ１１等と、バイアス電圧Ｖ_ＢＮ１に従って複数のインバータから電源電位Ｖ_ＳＳに向けてそれぞれ電源電流を流す第１群のＮチャネルトランジスタＱＮ１１等と、バイアス電圧Ｖ_ＢＰ２に従って電源電位Ｖ_ＤＤから複数のインバータに向けてそれぞれ電源電流を流す第２群のＰチャネルトランジスタＱＰ２１等と、バイアス電圧Ｖ_ＢＮ２に従って複数のインバータから電源電位Ｖ_ＳＳに向けてそれぞれ電源電流を流す第２群のＮチャネルトランジスタＱＮ２１等とを具備する。 （もっと読む）

【課題】 出力信号のＳ／Ｎが高く、最大ロックアップ時間が短くかつ低廉なＰＬＬ回路を提供する。
【解決手段】 出力信号のＳ／Ｎが高くするために水晶電圧制御発振器１を用いる。また、Ｍ相位相シフト回路４が基準信号Ｓ_REFを略同一周波数のＭ相の信号を生成し、セレクタ５が該Ｍ相の信号の中から基準信号Ｓ_REFとの位相差が最小になる信号を選択して比較信号Ｓ_COMとして出力する。これにより、比較信号Ｓ_COMと基準信号Ｓ_REFとの位相差が小さくなるので、最大ロックアップ時間を短縮できる。また、水晶電圧制御発振器を一つしか用いないので、コストを抑えることができる。 （もっと読む）

【課題】 高い周波数範囲と低い周波数範囲との広い範囲においてそれぞれ良好な特性を得ることの可能なＰＬＬ回路を提供する。
【解決手段】 制御電圧Ｖｃに応じた周波数で発振動作する電圧制御発振器３１を有し、発振信号を分周した比較信号φcompと基準クロックφinとの位相比較を行って、該位相比較の結果を制御電圧Ｖｃにフィードバックさせることで基準クロックφinと発振信号φoutとを同期させるＰＬＬ回路において、電圧制御発振器３１に、制御電圧Ｖｃを制御電流Ｉｃに変換する電圧電流変換回路３１１と、制御電圧にほとんど依存しない補助電流Ｉｓを制御電流Ｉｃに付加する補助電流付加回路３１４と、制御電流Ｉｃの大きさに応じた周波数で発振動作する周波数可変発振器１６２と、制御電圧Ｖｃの値に基づき補助電流付加回路３１４の動作状態のオン・オフを切り換える制御手段３２とを設けた。 （もっと読む）

【課題】 高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。
【解決手段】 ＰＬＬ回路２０では、位相比較器２６の比較結果信号が所定レベルにある期間中にＶＣＯ２２が出力するパルス信号のパルス数をカウントし、そのカウント値に基づいて、マイクロコンピュータ３２がディジタルデータを更新する。ＤＡＣ３６がそのディジタルデータに対応したアナログ信号を発生する。このアナログ信号と、位相比較器の比較結果信号をローパスフィルタ２８で平滑化した信号とを、結合器３０で加え合わせ、その加え合わせた信号をＶＣＯの周波数制御信号とすることで、ＶＣＯの自走周波数が自動調整されるようにした。 （もっと読む）

制御信号に信号を加えることによって周波数を制御することが可能な変調機能を備えた発振器（１０８３）、及びそれを用いたＰＬＬ回路（１０８Ａ）において、発振器は、インバータ又はバッファ及び制御信号により遅延値が制御されるカスケード接続された複数の遅延段（２０１〜２０３）を有し、反転位相により閉ループを形成するリング発振器（２００）からなり、複数の遅延段の一部において制御信号に変調信号を加えることにより発振周波数を変調する変調機能を備える。 （もっと読む）