【課題】クロック生成回路におけるハンチング現象を抑制することのできる新たな技術を提供する。
【解決手段】電子機器５００は、周波数制御装置５１０と信号処理部５４０とを備える。周波数制御装置５１０は、出力クロック信号を生成するクロック生成回路（クロック生成部５１２）と、出力クロック信号の周波数を制御する周波数制御部５１４とを備える。クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 （もっと読む）

【課題】 ＰＬＬ回路の発振精度の低下を抑制しつつ、ロックアップタイムを短縮する。
【解決手段】 ＰＬＬ回路は、制御電圧に応じた周波数の出力信号を生成する電圧制御発振器と、出力信号を分周する分周器と、基準信号と分周された出力信号との位相差を検出し、位相差に応じて第１検出信号および第２検出信号を生成する位相比較器と、第１検出信号に基づいてオン／オフが制御される第１スイッチおよび第２検出信号に基づいてオン／オフが制御される第２スイッチを含み、制御電圧を調整するチャージポンプ回路と、チャージポンプ回路により充放電される容量素子を含み、チャージポンプ回路の出力を平滑化して制御電圧を生成するローパスフィルタと、電圧制御発振器に初期電圧を与える初期設定期間に、第１スイッチおよび第２スイッチの少なくとも一方をオンし、容量素子の充放電を制御することにより、制御電圧を初期電圧に設定する電圧供給部とを有している。 （もっと読む）

【課題】デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいて、スプリアスを抑制し、さらに、位相雑音特性を良好に保つ。
【解決手段】分周器（２５）を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、分数部データＫに加算すべきシフト量Ｓを求め、シフト量Ｓと、シフト後分数部データＫ２とをそれぞれ出力する演算処理手段（２７）と、シフト後分数部データＫ２を積分して量子化する第１のデルタシグマ変調器（２８）と、シフト量Ｓを積分して量子化する第２のデルタシグマ変調器（２９）と、第１のデルタシグマ変調器（２８）の出力系列と第２のデルタシグマ変調器（２９）の符号反転出力とを加算する第１の加算器（３０）と、整数部データＭと第１の加算器（３０）の出力とを加算する第２の加算器（３１）とを備え、第２の加算器（３１）の出力により分周器（２５）を変調させる。 （もっと読む）

【課題】 信号の分周比を比較的少なくし、また位相雑音の増加も抑圧した上で微少な周波数変化した信号を生成するPLL回路を実現する。
【解決手段】 本発明は、所定の電圧を加減することにより出力周波数を制御する相関回路入力される電圧に応じて出力周波数が変化する電圧制御発振器と、電圧制御発振器の出力を分周する第１の分周回路と、外部から入力される基準周波数を分周する第２の分周回路と、第１の分周回路と前記第２の分周回路との出力の位相に応じたパルスを出力する位相比較器と、位相比較器の出力から低周波成分を抽出し、電圧制御発生器に入力するローパスフィルタとを有する。 （もっと読む）

【課題】ループフィルタのカットオフ周波数を低く設定することなく、スプリアスを抑制する。
【解決手段】基準発振器で生成された基準周波数を所定の基準クロックに分周する第１の分周器１０３と、電圧制御発振器で生成された発振周波数を所定の帰還クロックに小数点分周する第２の分周器１０５と、基準クロックと帰還クロックとの位相を比較する位相比較器１０６と、位相比較器１０６による比較結果に基づいて電圧制御発振器の発振周波数を制御するチャージポンプ１０７と、を備えた小数点分周ＰＬＬ回路１において、第１の分周器１０３側の電源パッド１−２と、第２の分周器１０５側の電源パッド１−１と、位相比較器１０６側の電源パッド１−３と、チャージポンプ１０７側の電源パッド１−４とを、それぞれ別個に備える。 （もっと読む）

【課題】位相比較器において、２つのフリップ・フロップの出力信号がリセットされるまでの遅延時間によって両出力信号に現れる余分な成分を取り除き、それによって生じる種々の問題を解決すること。
【解決手段】本発明の位相比較器は、比較対象の２つの入力信号が入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、第１と第２の出力信号を論理積処理してリセット信号を出力する論理積処理回路と、論理積処理回路と同じ遅延時間を持ち第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、第１遅延信号と第２遅延信号がそれぞれ入力されるとともにリセット信号によってリセットされて第３と第４の出力信号を出力する第３と第４のフリップ・フロップとを備え、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に位相比較出力信号が出力さるように構成されている。 （もっと読む）

【課題】周波数シンセサイザによる周波数信号を用いる無線通信装置の消費電力を低減する。
【解決手段】受信部が、受信した無線信号に基づく信号と周波数信号とを混合する第１ミキサと、当該第１ミキサの出力とローカル信号とを混合する第２ミキサと、当該第２ミキサの出力を復調して復調信号を生成する復調段とを含み、周波数シンセサイザが、制御入力電圧の変動に応じた周波数の周波数信号を生成するＶＣＯと、当該ＶＣＯの出力周波数信号を分周して得られた信号と基準クロック信号との位相差に応じた電圧を制御入力電圧とするフィードバック回路と、からなり、当該ＶＣＯは、バイアス電流が大となるほど高い周波数で動作可能となる可変周波数発振器であって、当該バイアス電流が当該モード指定に応じて制御される無線通信装置。 （もっと読む）

【課題】信号発生器の周波数設定データを複数の箇所から設定する際に、複雑なスイッチを設けることなく、周波数設定データの衝突を防止し、また、より狭い周波数偏差の要求に応える。
【解決手段】無線通信機１００は、ＰＬＬ回路１４４を構成するＰＬＬＩＣ１２８と、ＰＬＬＩＣに出力周波数を設定する第１のデータを出力し、少なくとも、ＰＬＬＩＣへのアクセス不実行状態と、アクセス待機状態と、アクセス実行状態との３つの状態を遷移するＣＰＵ１１２と、出力周波数を増加もしくは減少させるためＰＬＬＩＣに設定する第２のデータを出力し、少なくとも、ＰＬＬＩＣのアクセス可能状態と、アクセス禁止状態との２つの状態を遷移するＤＳＰ１１８とを備え、ＣＰＵとＤＳＰとが第１の信号と第２の信号によって互いに状態遷移に関する情報を交換し、ＰＬＬＩＣへのアクセスの衝突を防止する。 （もっと読む）

【課題】周波数やロックアップ時間が変動したり、ＰＬＬ特性が劣化したりするのを抑えることのできるＰＬＬ回路を提供する。
【解決手段】演算器１５ａ，１５ｂは、出力信号の目標の周波数を示す目標周波数設定値が変化した時、フラクショナル分周器１７に対して目標周波数設定値で示される周波数と異なる周波数を示す周波数設定値を複数回設定する。そして、演算器１５ａ，１５ｂが周波数設定値を複数回設定した後に、演算器１５ａ，１５ｂから出力される周波数設定値は、目標周波数設定値と同じ値になる。これにより、周波数の引き込み動作時に、アナログスイッチング素子を用いてループフィルタの切り替えを行う必要がないため、スイッチング切り替え時に発生するノイズや、切り替え前後のループフィルタに生じる電圧差によって、発振器にノイズが発生することがない。 （もっと読む）

【課題】改善された性能、低電力消費、低コストのディジタル送信機を提供する。
【解決手段】デカルト座標−極座標変換器２３０で、受信したデカルト座標から極座標への変換を行う。ＦＩＲフィルタ２３４（または、デルタ−シグマ変調器）により、前記極座標の振幅情報からエンベロープ信号を生成し、位相変調ＰＬＬ２５０、ＶＣＯにより、前記極座標の位相情報から位相変調された信号を生成する。複数状態増幅器２７４（または、排他的論理和ゲート）により、前記のエンベロープ信号および位相変調された信号に基づいて、ディジタル変調された信号を生成する。電力増幅器２８０は、前記のディジタル変調された信号を増幅して、ＲＦ出力信号を生成する。 （もっと読む）

【課題】回路規模および消費電力を増大させることなく、回路全体の分周比の可変範囲をより拡大することのできる分周回路を実現する。
【解決手段】周期信号（ｓ５）を２種類の分周比で分周して第１の分周信号（ｃ１）を出力する可変分周器（２）と、第１の分周信号（ｃ１）のサイクル数のカウント値（ｃ２）を出力し、リセットされるとカウント動作を初期値から再開するカウンタ回路（３）と、カウント値（ｃ２）が比較基準値（ａ）と一致する度にＨｉｇｈとＬｏｗとを反転させたパルス信号（ｓ１）を、第２の分周信号として出力するとともに分周比の切替信号として可変分周器（２）に供給し、カウント値（ｃ２）が比較基準値（ａ）と一致する度にカウンタ回路（３）にリセット信号（ｒ）を出力する比較器（４）と、比較器（４）に比較基準値（ａ）を供給する制御回路（５）とを備えている。 （もっと読む）

【課題】複数の倍速に対応できることを前提に、再生性能を落とすことなくトータルの回路規模および消費電力が小さく、しかもループ遅延が小さい安定なＰＬＬを提供する。
【解決手段】Ａ／Ｄ変換器は入力チャネルレートに依存せず高速なサンプリングを行い、ダウンコンバータにより必要なチャネルレートに落とす。これにより倍速数に依存せずにＡＡＦの特性を単一化できるためアナログ回路を小型化できる。また、デジタル位相追従部は補間型完全デジタル位相追従構成とすることでループ遅延を最小化できる。一方、ＣＡＶ再生時には入力レートに応じてタウンコンバータのデシメーション比Ｍを変更することでデジタル回路の動作クロックが必要以上に上がることを押さえ消費電力増加を防ぐ。デシメーション比Ｍの切り替え時はデジタル回路内部遅延を考慮してデジタル位相追従部の内部周波数切り替えタイミングを遅らせることで位相周りのないシームレスな切り替えを実現する。 （もっと読む）

【課題】２点変調を採用するフェーズロックドループを用いた通信システムを提供する。
【解決手段】フェーズロックドループは、位相検出器１０６の第１の入力に動作可能に接続された出力を有する主発振器１００、位相検出器１０６の第２の入力に動作可能に接続された出力を有する従発振器１０２、及び位相検出器１０６の生誤り端末に動作可能に接続されたフォワード利得適応モジュールを含む。フォワード利得適応モジュールは、位相検出器１０６の生誤り端末と動作可能に接続された、フォワード利得適応モジュールの可変利得増幅器２００と、前記フォワード利得適応モジュールの可変利得増幅器２００と前記従発振器１０２とに動作可能に接続された、フォワード利得適応モジュールの積分器２０２とを具備する。 （もっと読む）

【課題】 ＰＬＬを動作させた状態で、同期外れを起させず、入力クロックの切り替えおよびそれに伴う分周比の切り替えを行うことが可能なクロック発生回路を提供する。
【解決手段】 タイミング制御部８は、入力クロックを指定するクロック選択情報が切り替わった後、分周器１がリファレンスクロックＣＬＫＲＥＦを出力するのに応じて、クロック選択指令ＳＥＬＣＫを切り替える動作と、分周器１に１個のリファレンスクロックＣＬＫＲＥＦを出力させるための入力クロックの個数Ｒと、分周器６に１個のフィードバッククロックＣＬＫＦＢを出力させるための出力クロックＣＬＫＯの個数Ｆのうちの少なくとも一方の設定を切り替え、切り替え後の設定個数Ｒに対応した入力クロックの分周器１によるカウント動作および切り替え後の設定個数Ｆに対応した出力クロックの分周器６によるカウント動作の両方を開始させる。 （もっと読む）

【課題】安価な構成とするとともに、性能を向上させることができるＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準周波数信号と分周信号との位相を比較する位相比較部１０１からの信号と位相誤差補償信号とに応じて、電流パルス信号を生成するＣＰＤＡＣ１０２と、電流パルス信号を電圧信号に変換するループフィルタ１０３と、電圧信号に応じた発振周波数の信号を出力するＶＣＯ１０４と、ＶＣＯ１０４からの出力を分周して分周信号として出力する分周器１０５と、分数分周のための分周比のデータに基づいて、分周比制御信号を生成するデルタシグマ変調器１０７および加算器１０６と、分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成したデータを異なるタイミングで利用して、位相誤差補償信号を生成する制御部１０８とを備える。 （もっと読む）

【課題】２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる。
【解決手段】周波数シンセサイザ装置１０は、入力電圧に応じた発振周波数で発振する電圧制御発振器１４、電圧制御発振器１４からの信号を分周するプログラマブル分周器２０、分周信号と基準クロックとの位相差を電圧制御発振器１４に出力する周波数位相比較器２２、送信データに応じて目標周波数変位分周波数を変位させる場合の調整電圧を電圧制御発振器１４に出力するＤＡＣ１２、調整電圧の校正時に、電圧制御発振器１４を基準電圧電源に接続するスイッチ３２、任意の送信データをＤＡＣ１２に出力して発振させた状態で分周信号の周波数をカウントしたカウント値に基づいて、目標周波数変位に対応する調整電圧に対応した調整データを設定する変調周波数変位校正回路３０を備える。 （もっと読む）

【課題】チップサイズの増大を抑え、広帯域の発振周波数帯域を有するＰＬＬ回路等を提供する。
【解決手段】ＶＣＯ３４は、制御電圧ＶＴに応じた発振周波数ｆＶＣＯを有する出力クロック信号ＣＬＫＯを生成する。ＰＬＬブロック２は、制御電圧ＶＴを生成する。ロック検出器２４は、発振周波数ｆＶＣＯが設定周波数ｆＳにロックされているか否かを検出する。ＶＴ電圧検出部３１は、バラクタＶＡ１ないしＶＡ３のうちの何れを選択するかを決定する。セレクタ部３２は、出力クロック信号ＣＬＫＯの粗調整段階においてはバラクタＶＡ０を選択する。また、粗調整段階においてロック検出された旨をロック検出器２４から受信することに応じて、微調整段階へ移行する。微調整段階においては、移行時点におけるＶＴ電圧検出部３１によって選択されていたバラクタの選択を維持する。 （もっと読む）

【課題】ＰＬＬ回路の回路構成を単純化することが可能となり、調整箇所の削減と低消費
電力化を実現した原子発振器を提供する。
【解決手段】この原子発振器４０のＰＬＬ回路４は、ＶＣＸＯ２の出力周波数を１／Ｒに
分周する１／Ｒ分周器５と、ＶＣＸＯ２に同期したマイクロ波周波数を生成する電圧制御
発振器６と、ＶＣＯ６から出力されるマイクロ波周波数を分周する１／Ｍプリスケーラ７
と、１／Ｍプリスケーラ７の出力周波数をＫ／Ｌに分周するＫ／Ｌ分周器８と、１／Ｒ分
周器５の出力とＫ／Ｌ分周器８の出力との位相差を出力する位相比較器９と、位相比較器
９の出力に基づいて直流分を取り出すＬＰＦ１０と、を備えて構成されている。 （もっと読む）

【課題】
応答性が高く維持され、かつハードウェアの構成が簡略化されるにもかかわらず、各部の変動やバラツキに対して安定に適応できる周波数シンセサイザを提供する。
【解決手段】
位相同期ループが供給する制御情報に対応した所望の周波数で出力信号を生成する可変周波発振器を有し、前記所望の周波数となり得る目標周波数毎に、前期可変周波発振器に与えられるべき制御情報の初期値が予め登録されたテーブルと、前記所望の周波数が切り替えられたときに、前記位相同期ループの応答を規制し、かつ最新の所望の周波数に対応して前期テーブルに登録されている初期値を前記可変周波発振器に供給する初期値設定手段と、前記位相同期ループのロックアップを前記位相差に基づいて検出するロックアップ検出手段と、前記ロックアップが検出されたときに、前記応答の規制を解除し、かつ前記初期値設定手段による初期値の供給を規制する位相同期再開手段とを備える。
（もっと読む）

【課題】変調度が安定しない。
【解決手段】周波数変調した出力発振信号を出力するＰＬＬ回路を有するスペクトラム拡散信号生成回路であって、前記ＰＬＬ回路は、入力した発振制御信号の値に応じた周波数で前記出力発振信号を出力する発振回路を備え、前記ＰＬＬ回路によりフィードバックされたＰＬＬ信号の周波数を変調させる前記発振制御信号を生成し、この前記発振制御信号の最大値と最小値をモニタし、そのモニタ結果により前記発振制御信号の最大値と最小値を調整し、前記出力発振信号の変調度を所定の値に制御する周波数変調部を、有するスペクトラム拡散クロック生成回路。 （もっと読む）