【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】目標周波数が変更されても、生成するクロック信号の周波数を短時間で目標周波数に一致させるクロック信号生成装置、及び、電子装置を提供することを目的とする。
【解決手段】第１制御部は、設定された目標周波数が第１の目標周波数から第２の目標周波数に変更されると、第１の所定のタイミングで、第１設定数として第３の数よりも小さい第５の数を前記第１カウンタに設定するとともに、第２設定数として第４の数よりも小さい第６の数を前記第２カウンタに設定し、第１の所定のタイミングの後の第２の所定のタイミングで、第３の数を前記第１カウンタに設定するとともに、前記第４の数を前記第２カウンタに設定する。 （もっと読む）

【課題】従来技術の位相同期回路では、入力クロックの切り替え時において、安定した出力クロックを生成することができないという問題があった。
【解決手段】本発明にかかる位相同期回路は、入力クロックを選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、フィードバッククロックを分周する１／ｎ分周器５と、位相差検出器と、電圧保持回路３０を有する電圧制御発振器１０と、電圧保持回路３１を有する電圧制御発振器１１と、電圧制御発振器１０，１１のうちいずれかの出力を出力クロックとして出力するセレクタ１３と、電圧制御発振器１０，１１のうちいずれかの出力をフィードバッククロックとして出力するセレクタ１２と、備え、保持モードの電圧制御発振器が出力クロックｆｏｕｔを生成し、通常モードの電圧制御発振器がフィードバッククロックを生成している場合に、入力クロックの切り替えが行われる。 （もっと読む）

【課題】位相同期ループ回路において、制御応答の改善や消費電力の低減を図る。
【解決手段】発振器制御部２５５と分周器制御部２５７は、発振制御信号と分周制御信号が、引込み過程およびロック時の双方において、ループフィルタ電圧に基づいて比例関係を持って連動して変化するようにする。発振部２１０と分周部２２０が引込み過程およびロック時の双方において連動した動作をする。引込み過程およびロック時の双方における任意のループフィルタ電圧に対応する分周部２２０の最高動作周波数が発振部２１０の発振出力信号の周波数よりも常に高くなるように各制御信号の関係を設定する。ロック時の分周制御信号は、引込み過程における発振部２１０の発振出力信号の最高周波数と対応するループフィルタ信号に基づくバイアス電流よりも小さなバイアス電流を分周部２２０に自動的に設定するようになる。このことにより、ロック時の電力消費を低減できる。 （もっと読む）

【課題】低速ディジタル回路において発生するノイズがアナログ回路に与える影響を小さくし、回路ブロック毎のレイアウト変更を容易にする。
【解決手段】半導体集積回路は、（ａ）第１及び第２のＶＣＯと、第１及び第２のＶＣＯによって生成される信号を分周する第１及び第２の分周回路と、２つの分周信号の内の一方を選択する選択回路と、選択された分周信号に基づいて制御電圧を生成する制御電圧生成回路とを含むアナログ回路ブロックと、（ｂ）変復調回路を含む第１のディジタル回路ブロックと、（ｃ）制御回路を含む第２のディジタル回路ブロックとを備え、アナログ回路ブロックが、基板の第１及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、基板の第３及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。 （もっと読む）

【課題】 ノイズ特性を劣化させることなく、消費電力を抑えて信頼性を向上できるＰＬＬ回路を提供する。
【解決手段】 ＶＣＯ１からの出力周波数Ｆｏｕｔを分周して基準信号との位相を比較して位相差を制御電圧としてＶＣＯ１に帰還させるＰＬＬ ＩＣ２を備え、制御回路６が、基準周波数ＦｒｅｆとＤＤＳ回路５における出力周波数Ｆｄｄｓの双方の周波数を細かく設定可能とし、両者の組み合わせによって、Ｆｒｅｆ及びその逓倍周波数に対するＦｄｄｓの折り返し信号をＤＤＳ回路５で生成し、第１のＡＭＰ７で増幅し、可変フィルタ８によって所望のＦｄｄｓ（desired）を選択し、第２のＡＭＰ９で増幅して基準信号としてＰＬＬ ＩＣ２に供給し、制御回路６が、分周比ＮもＰＬＬ ＩＣ２に供給するＰＬＬ回路である。 （もっと読む）

【課題】複数の無線通信チャンネルについて、ＰＬＬ回路全体の動作特性に基づいて電圧制御発振器の精密なキャリブレーションを行う。
【解決手段】半導体集積回路は、高周波信号を生成する電圧制御発振器を含むＰＬＬ回路と、電圧制御発振器のトランジスタに選択的に負荷される複数のキャパシタと、複数の無線通信チャンネルについて電圧制御発振器の発振周波数を補正するためのキャパシタに関する情報を格納する格納部と、キャリブレーションモードにおいて、複数の無線通信チャンネルについてＰＬＬ回路のループ特性を測定することにより補正用キャパシタに関する情報を格納部に格納し、通常動作モードにおいて、選択された無線通信チャンネルに従って、格納部に格納されている情報を読み出すことにより補正用キャパシタを決定するキャリブレーション回路とを具備する。 （もっと読む）

【課題】大幅なハードウエア変更を必要とすることなく、異なる基準信号に対応可能な基準周波数信号源を得る。
【解決手段】基準信号と基準信号の周波数ｆ_ｉに応じた制御信号Ｃとに基づいてクロック信号および局部発振信号を生成する周波数変換回路１０と、クロック信号に同期して、周波数制御データに応じた周波数信号を生成するＤＤＳ２と、ＤＤＳ２からの周波数信号に含まれる不要波成分を抑圧するフィルタ３と、局部発振信号と電圧制御発振器の出力信号とを周波数混合するミクサ８と、ミクサ８からの混合信号に含まれる不要波成分を抑圧するフィルタ９と、フィルタ３を介した周波数信号とフィルタ９を介した混合信号との位相差を検出する位相比較器５と、位相比較器５からの位相差信号を濾波するループフィルタ６と、ループフィルタ６を介した位相差信号に応じて出力信号を生成する電圧制御発振器７とを備える。 （もっと読む）

【課題】適切にＰＬＬ回路ロックがなされているか否かを検出する。
【解決手段】ＰＬＬ回路ロックがなされているか否かを検出するＰＬＬロック検出回路を構築する。ここにおいて、そのＰＬＬロック検出回路は、基準発振器から供給される基準発振周波数を示す基準発振周波数信号と、前記基準発振周波数を分周して得られたリファレンス周波数を示し位相比較器に供給されるリファレンス周波数信号と、ＶＣＯから供給される電圧制御発振周波数を分周して得られた比較周波数を示し前記位相比較器に供給される比較周波数信号とを受ける、そして、前記リファレンス周波数信号と前記比較周波数信号とに基づいて、前記ＰＬＬ回路ロックを示すロック検出信号を出力する。 （もっと読む）

【課題】 アンロック状態を検査すると共に、自動的に再同期する自動リトライ機能を備えるＰＬＬ発振回路を提供する。
【解決手段】 ＭＰＵ４は、外部基準信号とＶＣＸＯ３からの出力信号の位相を比較してＶＣＸＯ３への制御電圧を出力するＰＬＬ−ＩＣ１からのロック検出信号を入力し、ロック状態においてアンロック状態にするためのアンロックアラームテスト用データをＰＬＬ−ＩＣ１に設定し、ＰＬＬ−ＩＣ１からのロック検出信号によりアンロック状態を判定すると、外部にアンロックアラーム出力信号を出力し、アンロック状態が第１の期間継続しているか否かを判定し、アンロック状態が第１の期間継続していれば、再同期を行わせるためのデータをＰＬＬ−ＩＣ１に設定するリトライを実行するＰＬＬ発振回路である。 （もっと読む）

集積回路（「ＩＣ」）は、入力データ信号からデータ情報を再生するためのクロック・データ再生（「ＣＤＲ」）回路を含んでもよい。ＣＤＲ回路は、参照クロックループと、データループとを含んでもよい。ＣＤＲ回路によって出力される時刻変更（再生）データ信号は、その信号に含有される通信変更要求について、ＩＣ上の他の制御回路によって監視される。そのような要求に応答して、制御回路は、ＣＤＲ回路の動作パラメータ（例えば、上述のループのうちのいずれか一方で使用される周波数分割ファクター）を変更することができる。これは、オートスピードネゴシエーションを採用するＩＣサポート通信プロトコルに役立つことができる。
（もっと読む）

【課題】プログラマブルロジックデバイス上またはこれと結合して設けられるクロックデータリカバリ回路の提供
【解決手段】プログラマブルロジックデバイス（“ＰＬＤ”）が多数のＣＤＲシグナリングプロトコルのうちの任意のものによって交信することを可能にするため、このＰＬＤにプログラマブルクロックデータ復元（“ＣＤＲ”）回路を装備する。ＣＤＲ回路は、ＰＬＤ内に内蔵するか、完全あるいは部分的に独立した集積回路とすることができる。この回路は、ＣＤＲ入力、ＣＤＲ出力、またはそれらの両方を行うことができる。ＣＤＲ機能は、例えば非ＣＤＲ低電圧作動シグナリング（“ＬＶＤＳ”）等のその他の非ＣＤＲシグナリング機能と組合わせて提供することができる。この回路は、大規模なシステムの一部とすることができる。 （もっと読む）

【課題】出力周波数を切り替えた際の追従性の悪化を抑止すること。
【解決手段】分周部２は、基準信号と出力信号との位相を同期させるための信号である帰還信号を所定の分周比に分周する。そして、位相比較部３は、出力信号を用いて基準信号および帰還信号の位相を比較することで、分周部２が分周した分周比の増減に追従して、出力信号を生成するための位相比較部出力のゲインが増減する。濾波部４は、位相比較部３によって生成されたアナログ信号を濾波する。出力信号発振部５は、濾波部４によって濾波されたアナログ信号に基づいて、出力信号を生成する。 （もっと読む）

【課題】ＡＤＰＬＬ環境下またはＡＤＰＬＬ環境に近い環境下において、ＡＢＳの精度向上手段を提供し、ＡＢＳの処理時間短縮を実現する。
【解決手段】ＡＢＳ１０３中のデジタル周波数比較器１０３−１に、ＤＰＦＤ１０２の出力するＤＰＥ信号の初期位相差を格納するＤＦＦを用意する。ＡＢＳ動作開始直後に、ＤＰＦＤ１０２が出力するＤＰＥ信号はＤＰＦＤ１０２の内部回路の初期位相差を表すものであるとしてＤＦＦに記録する。以後デジタル周波数比較器１０３−１は入力されるＤＰＥ信号からＤＦＦに記録された初期位相誤差を引いたものでＡＢＳを行い、高速かつ安定したＡＢＳ動作の実現を図る。 （もっと読む）

【課題】フラクショナルスプリアスに起因するスペクトル波形の表示を阻止しつつ、迅速な測定を可能にする。
【解決手段】指定されたスパン（分析対象周波数範囲）の幅値が境界値より大きい場合、基準信号周波数を所定の基準値に設定し、ＲＢＷ（分解能帯域幅）より狭いループフィルタ帯域を選択することによってフラクショナルスプリアスをＲＢＷの内側にしてスペクトラム波形として表示されないようにする。また、指定されたスパンの幅値が境界値より小さい場合、基準信号周波数を基準値から所定値シフトさせ、そのシフト量と分周比の整数部との積に等しい分だけＶＣＯ出力信号の主信号成分とフラクショナルスプリアスとの周波数差を拡大させ、その拡大した周波数差より狭い範囲でループフィルタの帯域をＲＢＷが含まれる領域に応じて設定してフラクショナルスプリアスのレベルを抑圧する。 （もっと読む）

【課題】所定のクロック信号の周波数を短時間で変更するとともに、クロック信号の周波数の変更時にクロック信号の供給先の動作が不安定になることを防止又は軽減するクロック信号生成装置等を提供する。
【解決手段】クロック信号生成装置等は、目標周波数が変更されると、第１制御部の代わりに、予め設定されている期間内に予め設定されている間隔かつ予め設定されている変更値で、クロック信号生成部に印加する電圧を順次変更し、クロック信号生成部が新たに生成するクロック信号の周波数を目標周波数に近づかせる第２制御部を備える。 （もっと読む）

【課題】本線系と冗長系との間に生じる出力位相の偏差を抑圧し、出力切替時に出力位相の変化を抑える。
【解決手段】基準クロックによるリファレンス信号から１／ｎ（ｎは任意の自然数）倍の第１の周波数信号を生成する１／ｎ分周器１１と、それぞれＶＣＸＯ１２１，１３１の出力信号から１／ｍ（ｍは任意の自然数）倍の第２の周波数信号を生成して１／ｎ分周器１１で生成される第１の周波数信号と位相比較し、その位相比較結果に基づいてＶＣＸＯ１２１，１３１の出力周波数を制御するＰＬＬ回路部１１，１２と、ＰＬＬ回路部１１，１２の出力を選択的に導出する出力選択スイッチ１４とを具備する。 （もっと読む）

【課題】設計が容易で、かつノイズ特性を良好にする。
【解決手段】周波数ｆｏｕｔの出力信号Ｓｏｕｔを生成するＶＣＯ５、周波数ｆ１の低周波信号Ｓ１を生成する低周波信号生成部３、周波数ｆ２の高周波信号Ｓ２を生成する高周波信号生成部４、ミキサ部６、ミキシング信号Ｓｍｉｘ中の差周波数信号Ｓｄｉを通過させる低域フィルタ部７、比較用信号Ｓ４を出力する信号処理部１０、位相比較部８およびループフィルタ９を備え、信号処理部１０は、周波数ｆ２が新たに設定された際に、ｆｏｕｔ＜ｆ２のときには比較用信号Ｓ４の出力を停止し、ｆｏｕｔ≧ｆ２で、かつ差周波数信号Ｓｄｉの絶対周波数ｆｄｉが低域フィルタ部７のカットオフ周波数ｆｃｏ以上のときには周波数ｆ３（＞ｆ１）の基準信号Ｓ３を比較用信号Ｓ４として出力し、ｆｏｕｔ≧ｆ２で、かつｆｄｉ＜ｆｃｏのときには差周波数信号Ｓｄｉを比較用信号Ｓ４として出力する。 （もっと読む）

【課題】
被測定クロックの周期または周波数を高精度に計測する周波数計測回路を提供する。
【解決手段】
周波数測定回路は，被測定クロックの被測定エッジをカウントするカウンタと，基準クロックの基準エッジに応答して，前記カウンタのカウント値を記憶するカウンタラッチ回路と，直列に接続された複数の基本遅延回路を有し，前記被測定クロックを初段の前記基本遅延回路に入力して伝搬させる遅延回路と，前記基準エッジに応答して，前記遅延回路の複数の基本遅延回路の出力をそれぞれラッチする複数の遅延ラッチ回路と，前記遅延ラッチ回路がラッチした前記複数の基本遅延回路の出力に基づいて，前記被測定クロックの前記被測定エッジの前記遅延回路内での位置を検出するエッジ検出回路と，２つの基準エッジ間の前記カウント値と，前記２つの基準エッジでの前記第１のエッジ検出回路が検出する前記被測定エッジの位置情報とから，前記被測定クロックの周期または周波数を演算する演算器とを有する。 （もっと読む）