【課題】動作回路の通信タイミングを考慮すると共に、分周時に出力クロック信号の位相調整が可能なクロック分周回路、及びクロック分周方法を提供することである。
【解決手段】本発明にかかるクロック分周回路１００は、入力クロック信号（クロックＳ）のクロックパルスと、通信タイミング信号２６と、位相調整信号６０に応じて生成されたリセット値８１と、に基づき、入力クロック信号に対する通信タイミングの相対的な位相を示すカウント値５５を生成し、カウント値５５に基づき入力クロック信号のＭ個のクロックパルスのうち通信タイミング以外のクロックパルスに対してクロックパルスをマスクするマスク信号２５を生成するマスク制御回路２０を有する。更に、マスク信号２５に応じて入力クロック信号のクロックパルスをマスクするマスク回路１０を有する。 （もっと読む）

【課題】温度変化により電圧制御発振器を制御する制御電圧に変動が発生しても位相同期回路のロックが外れることを最小限の電圧制御発振器により防止する位相同期回路を提供する。
【解決手段】発振周波数帯域の異なる複数の電圧制御発振器を備えるＰＬＬ回路であって、ループフィルタから出力される電圧制御発振器制御電圧の温度特性と正の相関関係にある基準電圧を出力する基準電圧源回路と、電圧制御発振器制御電圧と基準電圧とを比較して判定する判定回路と、判定回路の出力信号により複数の電圧制御発振器から１つの電圧制御発振器を選択する選択回路と、を備えるＰＬＬ回路である。 （もっと読む）

【課題】 ＡＤ変換器への入力レベルが変化したときに、ＰＬＬ制御が正常に動作しない状況を防止して周波数ずれの発生を防止できる周波数シンセサイザを提供する。
【解決手段】 キャリアリムーブ１６と、逆回転ベクトル乗算部１７と、位相の時間差検出部１８と、加算器１９と、位相差の累積加算部２０と、ループフィルタ２１と、パラメータ出力部２５と、振幅情報検出部２６と、フィルタ２７と、乗算器２８とをＦＰＧＡで構成し、振幅情報検出部２６で検出された振幅情報の値をアンロック検出手段が監視し、当該値が適正範囲内であれば、ＰＬＬ制御におけるロック（同期）処理を行い、当該値が適正範囲外であれば、ＰＬＬ制御におけるアンロックを検出し、そのアンロックの検出でアラーム検出するようにした周波数シンセサイザである。 （もっと読む）

【課題】感度関数と相補感度関数の両方が低減されたＰＬＬ回路を提供する。
【解決手段】本発明のＰＬＬ回路１０は、一般的なＰＬＬ回路の構成を備えた第１ループ５０と、相補感度関数を低減するための第２ループ５２とを備えて構成されている。第１ループ５０では、周波数が高い基準クロック３４を用いて比較部１４にて位相比較を行うことにより、感度関数を下げている。そして、第２ループ５２からの出力により電流補償部１６にて電流値を補完することにより、相補感度関数を下げている。 （もっと読む）

【課題】設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第１分周部と、基準周波数信号の各周期において第１累積加算値と第２累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。 （もっと読む）

適応遅延マッチングとともに２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）が記述される。ＤＰＬＬは、それぞれ、発振器の周波数および／または位相の広帯域および狭帯域の変調をサポートするハイパスおよびローパス変調パスを含む。ＤＰＬＬは、他の変調パスの遅延と合わせるためにある変調パスの遅延を適応して調整することができる。ある設計において、ＤＰＬＬは、２つの変調パスのうちの一つに、可変遅延を提供する適応遅延ユニットを含む。適応遅延ユニット内で、遅延計算ユニットは、２つの変調パスに適用される変調する信号と、ＤＰＬＬにおける位相エラー信号とに基づいて、可変遅延を決定する。補正器は可変遅延の小数部分を提供し、プログラマブル遅延ユニットは可変遅延の整数部分を提供する。 （もっと読む）

【課題】従来のＰＬＬ回路は発振周波数を精度良くかつ安定して制御することができないという問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、２つのクロック信号の位相差を検出するＰＦＤ４０１と、ＰＦＤ４０１の検出結果に基づいて電圧４０４を出力するＬＰＦ４０３と、電圧４０４に基づいて出力するＶＣＯ出力クロック４０６の周波数を制御するＶＣＯ４０５と、ＶＣＯ出力クロック４０６を分周して出力クロック４０８を出力する分周器４０７と、電圧４０４に基づいて分周器４０７の分周比を調整する自動調整回路４１１と、を備える。さらに自動調整回路４１１は、分周器４０７を制御する制御信号４１９と基準電圧を制御する制御信号４２０とを出力する比較回路４３４と、基準電圧選択器４１３と、を備える。このような回路構成により、ＰＬＬ回路の発振周波数を精度良くかつ安定して制御することができる。 （もっと読む）

【課題】シンセサイザの起こり得る温度ドリフトを、連続運転間に補正する制御回路を提供する。
【解決手段】出力信号及び第１の参照信号の間の関係を示す第１の制御信号を生成し及び第１の制御信号に依存する出力信号を生成するために動作可能であり、且つ、第１の制御信号に応じて、出力信号及び第１の参照信号に間の第１の所望の関係を維持しやすいように構成される第１の制御手段と、第１の制御信号と第２の参照信号との間の第２の所望の関係を維持しやすいように、第２の制御信号を経て第１の制御信号に応じて、第１の制御手段の動作に影響を与えるように構成される第２の制御手段と、を有する制御回路。 （もっと読む）

【課題】位相ロックループ周波数シンセサイザ設計における、大きな電圧制御発振器範囲（例えば、４８７ＭＨｚ）、（例えば）１．２Ｖ電力供給電圧、および低い電力消費の要求を達成する。
【解決手段】位相検出回路は、参照信号を受信するように構成された参照入力と、フィードバック経路においてディバイダ回路からの分周信号を受信するように構成されたフィードバック入力と、参照信号と分周信号の間の周波数及び位相関係に従って位相ロックループ内のチャージポンプを制御するための制御パルスを生成するように構成されたパルス生成回路と、を有し、分周信号は、分周信号の周期の半分よりも短い長さを具備するパルスを有し、且つ、パルス生成回路は、分周信号のエッジ及び参照信号のエッジから制御パルスのエッジを定義するように、分周信号のパルスをマスクとして使用して参照信号をマスキングすることにより、制御パルスを生成するように構成されている。 （もっと読む）

例示的な態様は、周波数変調（ＦＭ）送信機及び非ＦＭ受信機を含み、それらは同一のＩＣチップ上にインプリメントされる。ＦＭ送信機は、デジタルＦＭ変調器、ロウパスフィルタ、増幅器、及びＬＣタンク回路を含む。デジタルＦＭ変調器は、デジタル入力信号を受け取り、デジタル入力信号によってＦＭ変調を行い、デジタルＦＭ信号を供給する。ロウパスフィルタは、デジタルＦＭ信号をフィルタし、フィルタされたＦＭ信号を供給する。増幅器は、フィルタされたＦＭ信号を増幅し、出力ＦＭ信号を供給する。ＬＣタンク回路は、出力ＦＭ信号をフィルタする。デジタルＦＭ変調器は、ＰＬＬ内のマルチモジュール分周器の可変分周比を変化させることによってＦＭ変調を行う。デルタ−シグマ変調器は、デジタル入力信号を受け取り、可変分周比を得るために用いられる変調器出力信号を発生する。
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【課題】ＰＬＬ回路のロックアップ時間を短縮することである。
【解決手段】ＶＣＯ・電流切替回路１５は、外部から与えられる分周データに基づいて、複数のＶＣＯ２２ａ〜２２ｎの内の１つを選択するＶＣＯ選択信号を出力する。また、ＶＣＯを切り替える際に、可変チャージポンプ２０の出力電流を通常（ロック時）より大きな値に変更する切替信号を出力する。ＶＣＯ・電流切替回路１５は、ＶＣＯの切り替えが終了したなら、可変チャージポンプ２０の出力電流を通常時の小さい値に切り替える切替信号を出力する。 （もっと読む）

【課題】ＰＬＬ回路において、アナログ回路のデジタル化によって生じる量子化雑音を抑制することができる技術を提供する。
【解決手段】基準信号ＲＥＦと分周後の信号ＤＩＶとの位相及び周波数を比較してデジタル値に変換するデジタル位相周波数比較器（ＤＰＦＤ）１０１と、デジタル位相周波数比較器１０１の出力から高周波雑音成分を除去するデジタルループフィルタ（ＤＬＦ）１０２と、デジタルループフィルタ１０２の出力のデジタル値をアナログ値に変換するデジタルアナログ変換器（ＤＡＣ）１０５と、デジタルアナログ変換器１０５の出力から高周波雑音成分を除去するアナログフィルタ（ＡｎＦ）１０６と、アナログフィルタ１０６の出力に基づいて周波数が制御される電圧制御発振器（ＶＣＯ）１０３と、電圧制御発振器１０３の出力を分周し、分周後の信号ＤＩＶを出力する分周器（ＤＩＶ）１０４とを備える。 （もっと読む）

回路は、位相検出回路と、クロック信号生成回路と、第１の分周器と、第２の分周器とを含む。位相検出回路は、入力クロック信号をフィードバック信号と比較して、制御信号を生成する。クロック信号生成回路は、制御信号に応答して、周期的出力信号を生成する。第１の分周器は、周期的出力信号の周波数を第１の値によって分割して、第１の分周信号を生成する。第２の分周器は、周期的出力信号の周波数を第２の値によって分割して、第２の分周信号を生成する。第１および第２の分周信号は、異なる時間間隔の間に、フィードバック信号として位相検出回路に経路指定される。
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【課題】出力周波数レンジの広いＰＬＬ回路を提供すること。
【解決手段】本発明の一態様は、入力パルス信号と出力側からフィードバックされたフィードバックパルス信号との位相差に基づいて生成された電圧を、制御電流Ｉｃへ変換する電圧電流変換回路１０４と、制御電流Ｉｃに応じた周波数のパルス信号を生成する電流制御発振器１０５と、制御電流Ｉｃを検出する電流検出部１０８と、検出された前記制御電流に基づいて、電流制御発振器１０５から発振される出力パルス信号の周波数レンジを切り替える周波数レンジ切替回路１０６と、を備えた位相同期ループ回路である。 （もっと読む）

【課題】従来の回路に比較し、面積の縮小や消費電力の低減を図ることができる同期化制御回路を提供する。
【解決手段】分周回路部２６において、外部クロックに対し位相の進んだ内部クロックＬＣＬＫを分周して分周クロックＲＳＥＬＯを生成し、分周クロックＲＳＥＬＯを遅延させて遅延分周クロックＲＳＥＬＩを生成する。外部クロックに対し位相の遅れた内部クロックＰＣＬＫに同期して外部から取り込まれた信号を、遅延分周クロックＲＳＥＬＩに同期してラッチ回路２２に保持する。次いで、ラッチ回路２２の出力信号を分周クロックＲＳＥＬＯに同期してラッチ回路２３に読み込み、内部クロックＬＣＬＫに同期した信号として出力する。そして、分周回路部２６が、変更可能な所定の分周数で内部クロックＬＣＬＫを分周する可変分周回路２４を備える。 （もっと読む）

【課題】クロック信号の周波数を大きく変更することなく、クロック信号の高調波による受信信号への影響を抑制する。
【解決手段】制御部１３により、受信信号に影響を与えるクロック信号１６Ｓの高調波１７Ｓが持つ高調波周波数が、受信搬送波周波数と一致するように、ＰＬＬ回路１６Ａの分周比を制御して前記クロック周波数を調整する。 （もっと読む）

【課題】ループフィルタの帯域幅切り替え時の周波数変動を低減することによって、高速に周波数切り替えが可能なＰＬＬ周波数シンセサイザを提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準発振器と、分周器と、位相比較器と、チャージポンプと、ループフィルタと、ＶＣＯとを備えている。ループフィルタは、チャージポンプとＶＣＯとの間に互いに並列に設けられた第１経路および第２経路と、第１経路上に設けられた第１スイッチと、第２経路上に設けられた第２スイッチとを含み、第１スイッチおよび第２スイッチの双方がオフ状態であるとしたときに、それぞれの寄生容量が互いに同じであり、第１経路および第２経路それぞれの抵抗値が互いに異なり、第１スイッチおよび第２スイッチの一方がオン状態であるとき、他方がオフ状態となる。 （もっと読む）

【課題】広帯域にわたって周波数成分の劣化がない搬送波を生成する搬送波生成回路を提供する。
【解決手段】指定された搬送波の周波数に応じて設定を変更する機能を設け、スプリアスが発生しない設定値に切り替える。 （もっと読む）

【課題】入力された信号の位相と内部クロック信号の位相との差を所定の範囲内で吸収する能力を正確に試験することができる半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力された信号の位相によって制御された位相を有する信号を生成する信号生成回路と、制御値を生成する制御値生成ブロックとを備えており、制御値生成ブロックが生成した制御値に応じて信号生成回路が生成する信号の位相を強制的にずらすことによって信号生成回路を試験する。ここで、制御値生成ブロックは、内部クロック信号に同期して動作するとともに、外部から、内部クロック信号よりも低い周波数を有する外部クロック信号に同期して目標値を受信し、受信した目標値に基づいて、内部クロック信号に同期して変化する制御値を生成する。 （もっと読む）

【課題】位相同期回路において、ωｎ，ζを自由に変更可能でかつキャリブレーション可能にする。
【解決手段】ループフィルタ部１０６を抵抗素子１６２と容量素子１６４の直列回路で構成する。抵抗素子１６２は差動出力の第１ループフィルタ駆動部１０４_1（差動出力チャージポンプ回路DOCP）で駆動し、容量素子１６４はシングルエンド出力の第２ループフィルタ駆動部１０４_2（シングルエンドチャージポンプ回路SECP）で駆動する。発振部１０１は、ノードND１０１の電圧に基づき発振するようにする。発振部１０１の発振ゲインを補正するキャリブレーション部CALIB を設ける。抵抗回路や容量回路をスイッチングすることなく、ωｎ，ζを自由に変えられる。ループフィルタは、一方をシングルエンド、他方を差動で駆動すると、抵抗回路や容量回路の各両端に発生する電圧が独立になり、ωｎ，ζのキャリブレーションがし易くなる。 （もっと読む）