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Fターム[5J106CC53]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−主要構成 (7,414) | 周波数変換回路 (1,116) | 分周回路 (990) | 可変分周回路 (277)

Fターム[5J106CC53]に分類される特許

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【課題】PLL回路を搭載する電子機器を低消費電力で運用するモードに切替えるとき、または、高速処理可能な運用モードに切替えるとき、一度回路の処理を止めてから、クロック周波数、電源電圧、MOSFETの閾値電圧を切替える必要があった。また切替えにそれぞれ別の制御回路、手法が必要であった。
【解決手段】PLL回路のループフィルタが出力する電圧値に連動させて電源電圧および、MOSFETの閾値電圧を切替えることによって、クロック周波数を変える動作をさせるだけで、被制御回路の電源電圧およびMOSFETの閾値電圧も切替える。また、PLL回路の応答特性を単調増加もしくは単調減少で緩やかな変化にすることで、回路の動作を止めずにモードが切替えを可能とする。 (もっと読む)


【課題】DCOの最低発振周波数を検出し、分周比Nに比例した制御データから、DCOの制御データへの変換を精度良く行うことが可能な、新規かつ改良されたPLL回路を提供すること。
【解決手段】ディジタル値を用いて制御される発振回路を有するPLL回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の1周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、PLL回路が提供される。 (もっと読む)


【課題】PLL回路のロックアップ時間を短縮することである。
【解決手段】VCO選択回路15は、プログラマブル分周器14に設定される分周データに基づいて複数のVCOの内の1つを指定するVCO選択信号を出力する。また、VCO選択回路15は、VCOに与えられる周波数制御電圧と上限の基準値A及び下限の基準値Bを比較し、周波数制御電圧が基準値Aより大きいときには、発振周波数帯域が1つ上のVCOを選択する信号を出力し、基準値Bより小さいときには、1つ下のVCOを選択する信号を出力する。 (もっと読む)


【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルPLL回路を提供することである。
【解決手段】同期信号の入力があるときの2つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、PLLクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの1周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 (もっと読む)


【課題】広帯域の信号を発生させる場合において、消費電力を低減することが可能な信号発生回路を提供することを目的とする。
【解決手段】基準信号aを出力する基準信号源51と、基準信号aと出力信号cとの位相差に対応する電圧を出力する位相比較器53と、位相比較器53から出力される電圧に基づく発振信号bを出力する電圧制御発振器55と、発振信号bを分周して出力信号cを出力する分周回路3と、ロック検出器56と、基準信号aと出力信号cとの位相差がゼロであることを示すフラグ信号fがロック検出器56から出力されている間、分周回路3に流れる電流を所定量ずつ下げ続け、その後、ロック検出器56からフラグ信号fが出力されなくなると、分周回路3に流れる電流を少なくとも上記所定量上げて再度上記位相差をゼロにさせる制御回路2とを備えて信号発生回路1を構成する。 (もっと読む)


位相ロックループは、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器(PDC)部分は、第1の位相誤差ワードのストリームを出力する。新規訂正部分は、第1の位相誤差ワードを受け取り、そしてループフィルタへと供給される第2の位相誤差ワードのストリームを生成する。PDC部分は、ある種の不完全性を示す位相デジタル伝達関数を有する。第1の例においては、訂正部分は、第1の位相誤差ワードの対の間の平均差を決定し、そして遅延要素伝搬遅延の変化に起因したPDC部分の伝達関数の傾斜における変化について訂正するために第1の位相誤差ワードを正規化するためにこの平均差を使用する。第2の例においては、訂正部分は、PDC部分の伝達関数における利得ミスマッチについて訂正する。第3の例においては、訂正部分は、PDC部分の伝達関数におけるオフセットミスマッチについて訂正する。
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【課題】基準信号の周波数を逓倍又は分周したクロック信号を生成するクロック生成回路において、一つの基準信号から任意周波数のクロック信号を発生可能とする。
【解決手段】クロック生成回路1は、リング状に連結したm個の遅延素子DUからなるパルス遅延回路10と、各遅延素子DUから順次出力される通過信号P1〜Pmに基づき、基準信号CKIの周期を遅延素子DUでの遅延時間を単位として表した周期データDTを生成する周期測定部20と、除数又は乗数として使用される設定値MNを格納する設定値レジスタ50と、周期データDTに、設定値MNを乗・除してクロック信号の出力周期を表す制御データCDを生成する制御部30と、制御データCDと通過信号P1〜Pmとに基づき、基準信号CKIを分周又は逓倍したクロック信号CKOを出力する出力部40とを備え、実数で表された設定値MNを用いる。 (もっと読む)


【課題】CR発振回路に温度変化や経年変化が生じても正確な周波数を持つクロック信号を生成する。
【解決手段】CR発振器12の温度を示すA/D変換値とCR発振回路8の逓倍数を決める逓倍数設定値FMULRとを対応付けてEEPROM3に記憶し、A/D変換値(検出温度T)に応じた逓倍数設定値FMULRを読み出してCR発振回路8のレジスタに設定する。通信回路7が同期信号を受信するごとにクロック信号CLKを計数して1ビット長を計測し、その計数値XAと正規の1ビット時間に対する基準周期に基づく基準計数値XBとに基づいて逓倍数設定値FMULRを補正し、補正後の逓倍数設定値FMULRを検出温度Tに対応させてEEPROM3に書き込む。 (もっと読む)


【課題】 部品点数を削減でき、小型化に適した移動体通信機用の無線送信回路を提供する。
【解決手段】 従来の移動体通信機で必要とされていたTX,RF,IF周波数帯の3つの発振器のうちRF周波数帯PLLと、IF周波数帯PLLとを1つのPLLシンセサイザSSで兼用し、チップ内で大きな面積を専有する必要な発振器の個数を低減して部品点数を削減する。具体的には、RF周波数帯PLLのVCO21の出力を分周することにより、RF,IF周波数帯で用いる局部発振信号を生成する構成とする。 (もっと読む)


【課題】複数の発振周波数帯域を有するVCOを備えたPLL回路において、設定されたPLL出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を短縮する。
【解決手段】TDC回路30は、固定分周器2からの所定の基準信号11の立ち上がり時に、その基準信号11と可変分周器7のPLL分周信号15との位相差を求め、更に、前記基準信号の次の立ち上がり時においても同様に、その基準信号とPLL分周信号15との位相差を求める。その求めた2つの位相差情報により、基準信号11の1周期の間にPLL分周信号15が基準信号11に対して進んだ又は遅れた位相量を検出して、基準信号11とPLL分周信号15との周波数の高低を検出する。よって、1つの発振周波数帯域に対して、基準信号11の1周期で周波数比較を完了でき、発振周波数帯域選択回路8は、設定されたPLL出力周波数に対応する最適な発振周波数帯域を短時間で検出する。 (もっと読む)


変調信号を位相ロックループに加える方法であって、前記変調信号をフィルタリングして低周波数成分と高周波数成分を準備し、位相ロックループのフィードバック経路及びフィードフォワード経路にそれぞれ加えることを含む。前記高周波数成分は、前記フィードフォワード経路に加えられる前に、ゲイン係数によりスケールされる。前記低周波数成分も、ゲイン係数によりスケールされた後、前記フィードフォワード経路に加えられる。前記変調信号とループエラー信号との共通の低周波数範囲におけるエネルギーが見積もられ、その後、前記ゲイン係数は前記測定されたエネルギーに基づいて変更される。
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局部発振器が位相ロック・ループを含む。前記位相ロック・ループは電圧制御発振器(VCO)と新規のVCO制御回路を含む。前記VCO制御回路はプログラム可能で設定可能であることが出来る。1つの例では、前記VCOの電力状態を変更するために、命令が前記VCO制御回路に受信される。前記命令は、セルラー電話における無線チャネル状態の検出された変化(例えば、信号対雑音判定の変化)に応答して、他の回路によって発せられる。応答して、前記VCO制御回路は、前記PLLのループ帯域幅を徐々に拡大し、次に該VCOバイアス電流を徐々に変更して該VCO電力状態を変更し、そして次に前記PLLのループ帯域幅を縮小して元の帯域幅に戻す、制御信号を出力する。PLL帯域幅を拡大すること、VCO電力状態を変更すること、及びPLL帯域幅を縮小すること、の全過程は前期PLLがロックされたままで行われる。
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【課題】 回路構成の複雑化や回路面積の増大を招くことなくスプリアスを低減或いは除去可能な通信用回路装置を提供する。
【解決手段】 異なる発振周波数を持つ複数種類の発振信号を生成可能なフラクショナルN型周波数シンセサイザ12bを備え、発振周波数を用いて搬送周波数を中間周波数に周波数変換する周波数変換回路12と、中間周波数が第1中間周波数となるように、搬送周波数に応じて発振周波数を設定する制御回路30と、を有する受信回路部10を備え、制御回路30が、搬送周波数及び発振周波数に基づいてオフセット周波数を算出するオフセット周波数算出手段31と、搬送周波数に基づいてオフセット周波数が判定周波数範囲外となる発振周波数の特定値を求める発振周波数算出手段32と、発振周波数を特定値に調整して中間周波数を第1中間周波数以外の第2中間周波数に変換する周波数再設定手段33を備える。 (もっと読む)


無線通信装置内で発振器信号を生成する技法を説明する。位相同期ループ(PLL)を使用して選択された周波数チャネルの発振器信号を生成することができる。異なるPLL設定を周波数チャネルのPLL内のブロックに使用することができる。異なるPLL設定は、異なるPLLループ帯域幅、チャージポンプ電流の異なる量、高分周比および低分周比の異なるセットに関連する異なる周波数方程式、異なるプリスケーラ比および/または異なる整数分周比に関連する異なる分周方式、スーパーヘテロダイン受信機または送信機の高側注入または低側注入、ならびに/あるいは発振器などの1つまたは複数の回路ブロックに対する異なる供給電圧に対するものとすることができる。PLL設定の適切なセットを、シュプールに起因する悪影響を軽減できるように周波数チャネル毎に選択することができる。
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複数のクロック信号を生成するための方法。前記方法は、位相ロックループ(PLL)を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、(所定の数のサイクルにつき)1以上のクロックサイクルを除去する。
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【課題】本発明は、温度係数が大きくとも高周波受信装置に適応することができる発振器を提供することを目的とする。
【解決手段】上記目的を達成するために、本発明の発振器1は、周波数変換器3の出力側に接続された復調部8の周波数変動追従性をfvとすると、制御部6によるシンセサイザ部4の周波数調整単位fstepを、fvより小さくした構成とする。この構成により、発振器1の温度補償制御と高周波受信装置の受信処理を両立させることができ、温度係数の大きい発振器を高周波受信装置に適応することが可能になった。 (もっと読む)


【課題】PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末を提供する。
【解決手段】PLL回路と、入力画像データの解像度を判定する判定回路と、解像度に応じてPLL回路の設定を行う設定回路とを備えたことにより、PLL回路の設定を任意に行うことができる半導体装置及びそれを用いた携帯端末の提供を実現できる。 (もっと読む)


【課題】本発明は、周波数可変間隔(チャネルステップ)を細かく設定できると同時に位相比較周波数を高く設定し信号近傍の位相雑音を抑制することを目的とする。
【解決手段】本発明に係るシンセサイザは、高周波信号を発生させる第1のループ84に、第1のループ84の基準周波数を調整するための第2のループ85を設けたことを特徴とする。第2のループ85が第1のループ84の基準周波数を目的の周波数に調整する。第1のループ84は、第2のループ85の調整した基準周波数を用いて高周波信号を発生させる。第2のループ85が第1のループ84の基準周波数を微調整するので、第1のループ84の分周回路の分母を小さくしても周波数設定の分解能は粗くならない。第1のループ84の分周回路の分母を小さくしても、分解能を落とすことなく所望の周波数を発振する。 (もっと読む)


【課題】入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。
【解決手段】所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路10を提供する。このクロック生成回路10は、入力信号を逓倍して出力クロック信号を生成するPLL回路100と、PLL回路100の逓倍比を変更する補正回路200と、を備え、補正回路200は、入力信号に同期した入力同期信号と出力クロック信号に同期した出力同期信号との時間差が減少するにように、入力信号の1周期より長い補正周期毎の補正区間においてのみPLL回路100の逓倍比を所定の逓倍比から当該所定の逓倍比を増加又は減少した逓倍比に変更し、PLL回路100は、補正区間において、変更された逓倍比で入力信号を逓倍する。 (もっと読む)


【課題】周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにする。
【解決手段】デジタル制御発振回路10は、複数の第1の可変容量素子からなる第1の容量素子群14及び複数の第2の可変容量素子からなる第2の容量素子群14を含む可変容量部12を有し、可変容量部12の容量値に対応した発振周波数の信号を生成する発振部を備えている。第1の可変容量素子の第1の容量変化量は、第2の可変容量素子の第2の容量変化量に2以上の整数値を乗じた値であり、第2の可変容量素子の個数は、2以上の整数値から1を減じた値以上である (もっと読む)


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