説明

Fターム[5J106CC57]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−主要構成 (7,414) | 位相変換回路 (594)

Fターム[5J106CC57]の下位に属するFターム

Fターム[5J106CC57]に分類される特許

1 - 20 / 30


【課題】キャリア光を帯域通過フィルタによって減衰させて、信号検出のS/Nを改善して周波数安定度を高めた原子発振器を提供する。
【解決手段】の原子発振器100は、半導体レーザーにより構成されるLD(光源)1と、LD1に直流電流を与え、LD1の波長を所定の値に設定する中心波長設定部13と、アルカリ金属が封止された原子セル2と、アルカリ金属原子を透過したキャリア光(ωc)と共に第1の共鳴光(ω1)、及び第2の共鳴光(ω2)のうちいずれか一方の光を減衰させる波長フィルタ14と、波長フィルタ14を通過した原子セル2の透過光を検出するPD(光検出器)3と、を備えて構成される。 (もっと読む)


【課題】PLCで設計・構成するシリアル・データ通信の高速化を図ることができ、しかも受信データのジッタ許容範囲を明確にできる。
【解決手段】DPLL回路10のうち、データシフト回路DS1〜DS3は受信データからソースクロックCLKで同期を取った複数のシリアル・データを生成する。排他的論理和回路EX_ORは一対のシリアル・データから受信データの変化点を検出する。カウンタDPLCNTは、最大カウント値nが設定され、変化点から次の変化点までをソースクロックをカウントする。一致判定回路ANDはカウンタのカウント値が予め設定したカウント値n/2に一致したときに受信クロックとして出力する。ハイレベル・データ・リンク・コントローラ・モジュール(HDLC−IP)20は、受信クロックを使って受信データ(シリアル・データ)の転送制御を行う。 (もっと読む)


【課題】簡単な構成で位相同期を行うことができるデジタル位相同期回路および物理量検出センサを提供する。
【解決手段】位相比較部は、サンプリング値の符号情報を示す符号クロックCLK1と分周器の分周クロックCLK2との位相差を算出する。このとき、位相比較部は、符号クロックCLK1による立上りタイミングからダウンカウントし、分周器の分周クロックCLK2による立下りタイミングにてアップカウントし、符号クロックCLK1による立上りタイミングにて得られたカウント値を位相比較カウント値として出力する。そして、加算器が、位相比較カウント値に位相補正部の位相補正値を加算してループフィルタに出力する。 (もっと読む)


【課題】基準タイミング信号に自装置の内部タイミング信号を正確に同期させるタイミング同期装置を提供する。
【解決手段】所定の時間間隔を示す基準タイミング信号と基準タイミング信号に対応する基準時刻を示す基準時刻情報とを取得する取得部と、クロック周波数を有する内部クロック信号を生成するクロック生成部と、内部クロック信号に基づいて、所定の時間間隔を示す内部タイミング信号と内部タイミング信号に対応する時刻を示す内部時刻情報とを生成する時刻情報生成部と、基準タイミング信号と内部タイミング信号、及び、基準時刻情報と内部時刻情報を比較することにより、基準タイミング信号に対する内部タイミング信号の進み又は遅れを検出し、且つ、基準タイミング信号に対する内部タイミング信号の位相の進み量又は遅れ量を検出する検出部と、位相の進み量又は遅れ量に応じてクロック周波数を調整する調整部と、を備えるタイミング同期装置。 (もっと読む)


【課題】1ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】1サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路(301)と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路(303)と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、1ユニットインターバルの両端の2個のデータバウンダリを判定するデータバウンダリ判定回路(305)と、判定された2個のデータバウンダリの間の1ユニットインターバルのサンプリング数が閾値より多いときには、隣接する1ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路(306)とを有する受信回路が提供される。 (もっと読む)


【課題】 正弦波ROMテーブルのメモリ規模を増大させることなく、位相誤差を低減できるダイレクト・デジタル・シンセサイザ回路を提供する。
【解決手段】 周波数設定データをデータ分離部1で上位ビットと下位ビットに分離し、位相内挿補正値出力部10が下位ビットの累積によるオーバーフローで補正パラメータ1を出力し、下位ビットの積分値から得られた補正値を補正パラメータ2として出力し、上位ビットのデータに補正パラメータ1を正弦波ROMアドレス生成部2で加算して積分して正弦波ROMテーブル5で対応する正弦波の同相成分と直交成分を出力し、位相内挿補正部6で直交成分に補正パラメータ2を乗算し、同相成分との差分を演算することで、位相補正を行うDDS回路である。 (もっと読む)


【課題】シリアルインタフェース回路におけるCDR回路の位相追従機能を、ループバックテストによって検査する。
【解決手段】本発明による半導体装置において、PLL回路2は、周波数変調された参照クロック1に基づいて、受信用クロック21及び送信用クロック22を生成する。シリアライザ3は、送信用クロック22に応じたタイミングでパラレルデータ33をシリアル化して出力する。CDR回路8は、受信用クロック21に基づいて、受信データ20に対するクロックデータリカバリを実行し、再生データ24を生成する。デシリアライザ14は、再生データ24をパラレル化する。ループバック回線19は、シリアライザ7から出力されたシリアルデータ18を、受信データ20としてCDR回路8に入力する。 (もっと読む)


【課題】3倍波を位相関係により抑圧して2倍波を出力する高周波発振源を得る。
【解決手段】2つの入力端子、第1および第2の入力端子から、同一の周波数を入力することが可能なダブルバランスミクサ21と、ダブルバランスミクサ21の第1および第2の入力端子にそれぞれ接続され、同一の周波数を出力する電圧制御発振器11,12と、電圧制御発振器11,12の位相が同相または逆相となるように制御する位相制御手段31とを備え、同一の周波数を出力する2つの電圧制御発振器11,12に0度または180度の位相差を与えてダブルバランスミクサ21に入力することで、3倍波を位相関係により抑圧して2倍波を出力することが可能となる。 (もっと読む)


【課題】従来の多相クロック生成回路は、補間信号の位相を精度良く制御することができないという問題がった。
【解決手段】本発明にかかる多相クロック生成回路は、クロック信号1,2に基づいて、クロック信号1,2に対応する出力クロック信号間の位相を補間する補間信号を生成し、出力する位相補間回路102と、補間信号の位相を調整する第1の制御信号を生成し、位相補間回路102に対して出力する制御回路103aと、を備えた多相クロック生成回路であって、制御回路103aは、補間信号の論理値変化のタイミングを検出するためのタイミング検出回路104と、タイミング検出回路104の検出結果に応じた第1の制御信号を生成する制御信号生成回路105と、を備える。このような回路構成により、補間信号の位相を精度良く自動で制御することができる。 (もっと読む)


【解決手段】周波数分周器は、複数のインジェクションロックリング発振器(ILRO)を含む。第1ILROは、クロスカップルされたNチャネルトランジスタの対、負荷抵抗の対、インテグレイトキャパシタ、及び電流注入回路を含む。各トランジスタのドレインは、他方のトランジスタのゲートに結合される。各負荷抵抗は、各トランジスタのドレインを回路電圧源に結合する。インテグレイトキャパシタは、各トランジスタのソースに結合する。電流注入回路は、第1周波数の発振入力信号に応答して、各トランジスタのソースから回路グランドへのパスを交互にオープン及びクローズする。これに応答して、各トランジスタのドレインの電圧状態は交互にラッチ及びトグルされて、2分周された発振信号の差動対が生成される。逆位相で駆動される第1及び第2ILROは、位相直交する2つの差動出力信号を生成する。 (もっと読む)


【課題】クロック信号を並列データに整列させるための方法を提供する。
【解決手段】クロックシフティング回路10は、入来クロック信号8を入来データ信号16に対してシフトし、データクロッキング回路20は、シフト済みクロック信号を使用して、入来データ信号16を再クロックする。クロックシフティング回路10は、位相ロックループ回路2に直列に接続されている複数のDフリップフロップ回路4,6を連結して備える。データクロッキング回路20は、それぞれの入来データビット16を受信し、ミキサ22に対するローカルオシレータとして働く真−補数ブロック50,58を備える。複数のシフト済みクロック信号62,54,64,56は、入来クロック信号16に対して90度、180度、及び270度シフトされたものなど、が生み出される。 (もっと読む)


【課題】フラクショナルスプリアスの発生しない位相同期回路を提供する。
【解決手段】第1の分数及び第2の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路において、第1の分数の分母と第2の分数の分母と2との最小公倍数を更に2で除した数と同じ段数の増幅器を環状接続して構成され、最小公倍数と同じ信号数の多相信号が取り出し可能であって多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、多相信号の1つが出力信号として出力される制御発振器120と、出力信号と基準信号との間の周波数差及び位相差をデジタル信号に変換する変換部116と、デジタル信号に基づいて、基準信号の周期毎に、次の周期において基準信号と位相が一致する信号を多相信号から順次選択する信号選択部140とを具備する。 (もっと読む)


【課題】ビート障害の発生がなく、回路部品の少ない復調装置を実現する。
【解決手段】受信部10に、二値化部14とサンプリング部15とを備え、復調装置部20に、位相差抽出部21と仮想IF信号生成/補正部22と復調信号生成部23を備えている。二値化部14とサンプリング部15は、IF信号の極性を判定し、一定クロックでサンプリングしてディジタル信号を生成する。位相差抽出部21は、サンプリング部15のディジタル信号と仮想IF信号生成/補正部22から与えられる仮想IF信号の位相差を抽出し、抽出結果を仮想IF信号生成/補正部22と復調信号生成部23に渡す。仮想IF信号生成/補正部22は、周波数及び位相が可変な仮想IF信号を演算で生成し、位相差抽出部21からの抽出結果に基づいて、仮想IF信号の周波数と位相を補正する。復調信号生成部23は、位相差抽出部21からの抽出結果に基づいて復調信号を生成する。 (もっと読む)


【課題】線形領域での信号重ね合わせを行なうことなく所望の位相のクロック信号を生成可能な位相補間回路を提供する。
【解決手段】位相補間回路は、一定の周波数及び位相を有する基準タイミング信号のパルスの位相と同一の位相の第1のパルスと前記基準タイミング信号のパルスの位相からずれた位相の第2のパルスとを含むパルス列を生成するパルス列生成回路と、前記第1のパルスの位相と前記第2のパルスの位相との重み付け平均に応じた一定の位相位置にパルスを有する出力パルス信号を前記パルス列に基づいて生成するパルス位相平均化回路とを含み、前記重み付け平均の重みは、所定期間内において前記パルス列に含まれる前記第1のパルスの数と前記第2のパルスの数との比率に応じた重みである (もっと読む)


【課題】 種々の時間間隔のタイミング信号を低コストで正確に発生させる。
【解決手段】 クロック回路と、クロック信号を入力するカウント回路と、外部から入力する基準タイミング信号を取得し、少なくとも2以上の基準タイミング信号を含む所定の2時点間のカウント回路のカウント値の増分と、該2時点間の時間とを対応させて記録する記憶回路と、カウント回路が所定の2時点間に対応するカウント値だけ増分した時点を中心とする所定の期間に基準タイミング信号を取得し、基準タイミング信号を受信した時点のカウント回路のカウント値を所定の2時点間に対応するカウント値として記録し、所定の2時点間の時間を周期とするタイミング信号をカウント回路のカウント値の増分を契機として発生させ、さらに基準タイミング信号を取得し、基準タイミング信号を取得した時点からカウント値の増分を計数し直す制御手段とを備える。 (もっと読む)


【課題】 受信バーストデータ信号とのビット同期時間を短縮し、受信バーストデータ信号に含まれるジッタ成分に関係無く安定した再生クロックを供給する。
【解決手段】 受信バーストデータ信号と同一周波数の基準クロックと、基準クロックと位相が異なる2種類の判定クロックを生成するインタポレータ部46と、基準クロックの位相を2π分のM単位で変更できる位相調節制御部45とを備え、バーストデータ信号受信開始後第一回目の位相調節タイミングでは位相の変更量を大きくし、第二回目以降は前回の位相変更量よりも小さい変更量として、受信バーストデータ信号と高速にビット同期し、再生クロックを生成するクロックデータリカバリ回路。 (もっと読む)


【課題】パイプライン処理によるPLLの処理速度の高速化と収束性能の向上との両立を図る。
【解決手段】例えば二次のPLLにおいて、ループフィルタの入力に対して、該ループフィルタの出力の移動平均を負帰還すると共に、該ループフィルタの積分項に対して所定ゲインを与えたものを正帰還する。具体的には、フィードバック制御ループとしての閉ループ全体の遅延量をDとしたとき、上記ループフィルタの出力の「D−1」回の移動平均を上記ループフィルタの入力に負帰還し、上記ループフィルタの積分項に対しDをゲインとして乗じたものを上記ループフィルタの入力に正帰還する。これにより、フィードバック制御ループ内に生じる遅延成分を補償することができ、パイプラインディレイの補償が可能となる。つまりこれにより、パイプライン処理によるPLLの処理速度の高速化と収束性能の向上との両立が図られる。 (もっと読む)


【課題】簡単な回路構成で、高速動作と、出力電流のグリッチの低下を実現する。
【解決手段】電流源トランジスタ212は、端子255から引き込む電流を決定する。スイッチトランジスタ222は、DN信号に応じて、電流源トランジスタ212に電流を流す。カスコードトランジスタ232は、スイッチトランジスタ222と端子255との間に接続される。容量242は、カスコードトランジスタ232と、スイッチトランジスタ222との間に接続され、xDN信号に応じて、交流的に電荷を注入または放出する。本発明は、例えば、チャージポンプに適用することができる。 (もっと読む)


【課題】半導体制御装置において、供給先別にクロックの位相を制御し、且つクロック供給の供給先別優先順位を制御することによって、動作時の電源電圧変動を抑えこれにより動作時の消費電力を抑える。
【解決手段】機能により複数に分割された機能モジュールと、上記機能モジュールの夫々に供給されるクロック信号を生成するクロック発振回路と、外部から入力される上記機能モジュールの夫々に対するクロック供給イネーブル信号に従って、上記クロック発振回路の生成するクロック信号を上記機能モジュールの夫々に供給するクロック制御回路を含む半導体装置を提供する。 (もっと読む)


本発明は、新しい改善された移相注入発振器、移相注入同期プッシュ・プッシュ発振器、およびフェーズド・アレイ・アンテナ(PAA)について説明する。本発明の例示的な実施形態によるPAAは低コストであるため、種々の商業用途、例えば、無線通信または衛星モバイル・テレビにおいて用いることができる。 (もっと読む)


1 - 20 / 30