【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】アナログデジタル変換器のサンプリングクロックのジッタの影響を、低消費電力でデジタル補正する。
【解決手段】アナログデジタル変換器のサンプリングクロックを、サンプリングクロックよりも低周波数かつ低ジッタの基準クロックを源振とする位相同期ループ(PLL)により生成する。サンプリングクロックと基準クロックが同期するタイミングにおけるタイミング誤差を時間デジタル変換器(TDC)によりデジタル値に変換する。なお、基準クロックが存在しないサンプリングタイミングにおけるタイミング誤差については、検出されたタイミング誤差を補間して生成する。これにより、各サンプリングタイミングにおけるサンプリングクロックのジッタ値を取得する。当該ジッタ値からサンプリング電圧誤差を算出し、アナログデジタル変換器の出力をデジタル補正する。 （もっと読む）

【課題】クロック生成回路におけるハンチング現象を抑制することのできる新たな技術を提供する。
【解決手段】電子機器５００は、周波数制御装置５１０と信号処理部５４０とを備える。周波数制御装置５１０は、出力クロック信号を生成するクロック生成回路（クロック生成部５１２）と、出力クロック信号の周波数を制御する周波数制御部５１４とを備える。クロック生成部５１２は、入力された発振制御信号に基づき出力クロック信号を生成する出力クロック生成部（発振部６１０）と、発振制御信号を生成して出力クロック生成部に供給する発振制御部６１６とを有する。周波数制御部５１４は、発振制御部６１６を制御して発振制御信号を徐々に変化させることにより、出力クロック信号の周波数を徐々に変化させる。 （もっと読む）

【課題】位相雑音特性の劣化を回避し消費電力を低減するデジタルＰＬＬ周波数シンセサイザを提供する。
【解決手段】デジタルＰＬＬ周波数シンセサイザ１０１において、ロック検出後に第１の発振信号位相情報から、前回の発振信号位相情報と位相差εとから推定部２０にて推定した第２の発振信号位相情報に切り替えることにより、通常状態（ロック状態）において誤差を持つ危険を抱えた第１の発振信号位相情報を使用せず、また、従来のリクロックのための高速動作するラッチ回路も不要とする。これにより、位相雑音特性の劣化を回避しつつ、従来に比べて消費電力を低減する。 （もっと読む）

【課題】優れた長期安定度を有する高安定発振器を用いた基準信号発振器において、高安定発振器に短時間の障害が発生したときにおいても、継続して安定して基準信号を出力すること。
【解決手段】高安定発振器としてルビジウム発振器やセシウム発振器を用い、これら発振器に比べて長期間の周波数安定度が劣るが、短期間の周波数安定度が高い準安定発振器であるＯＣＸＯをバックアップとして用いる。高安定発振器に異常が発生してからの経過時間と、両発振器の使用の重み付け（利用比率）とを対応させたテーブルを用意し、このテーブルを用いることで、高安定発振器が復帰した後、初めは準安定発振器の発振周波数を１００％利用するが、その後段階的に準安定発振器の使用の重み付け（利用比率）を小さくし、高安定発振器の利用比率を大きくする。 （もっと読む）

【課題】 レイアウト的な制限がないＤＬＬ回路を提供すること。
【解決手段】 ＤＬＬ回路に使用されるレプリカ回路は、第１の電源電圧が供給され、クロックバッファへの入力クロック信号が入力され、レプリカクロック信号を出力する遅延回路を含む。遅延回路は、第１乃至第ＭのＣＭＯＳインバータ回路および第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路が縦続接続された回路である。複数のトランジスタは、遅延回路の後段側の第（Ｍ＋１）乃至第ＮのＣＭＯＳインバータ回路のｎチャネルＭＯＳトランジスタのソースにそれぞれ接続されている。ローパスフィルタ回路は、第１の電源電圧と異なる第２の電源電圧を低域通過濾波して、その低域濾波した電源電圧を複数のトランジスタの制御端子へ供給する。 （もっと読む）

【課題】 安定した位相雑音特性を得ることができるＰＬＬ回路を提供する。
【解決手段】 基準発振器４からの基準周波数（Ｆｒｅｆ）信号のレベルを検波回路７で検出し、制御回路５が、検出したレベルが特定値に比べて小さい場合は可変ＡＴＴ６の減衰量を小さくし、検出したレベルが特定値に比べて大きい場合は可変ＡＴＴ６の減衰量を大きくする制御信号を可変ＡＴＴ６に出力し、可変ＡＴＴ６では制御回路５からの制御信号に従って基準周波数信号の減衰を行い、ＰＬＬ ＩＣ２への基準周波数信号の入力レベルを安定化させ、位相雑音特性の劣化を防止し、更にアンロックを防止できるＰＬＬ回路である。 （もっと読む）

【課題】入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去できる。
【解決手段】１ビットを４クロック幅で構成する入力データからノイズフィルタで雑音を除去し、この雑音を除去した入力データと同期したクロックを生成するＤＰＬＬ回路において、ノイズフィルタは、入力データに対して、４段縦続接続のシフトレジスタを設け、このシフトレジスタのレジスタ１１，１２，１３のクロック同期した出力の一致・不一致状態に応じて最終段のレジスタ１６の入力を切り替える入力ロジック１７を設ける。
さらに、ノイズフィルタでは除去しきれない入力データの歪みを歪み除去回路で除去する。 （もっと読む）

【課題】出力ドライバのスイング能力を変化させた場合に生じるリードデータのスキューをキャンセルする。
【解決手段】リードデータＤＱを外部に出力する出力ドライバ９０と、出力ドライバ９０のスイング能力を設定するモードレジスタ５３とを備える。出力ドライバ９０によって駆動されるリードデータＤＱの遷移開始タイミングは、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に大きく設定されている場合には相対的に早められ、モードレジスタ５３に設定された出力ドライバ９０のスイング能力が相対的に小さく設定されている場合には相対的に遅らせる。これにより、出力ドライバ９０のスイング能力に関わらず、リードデータＤＱがしきい値レベルを超えるタイミングを所望のタイミングに一致させることが可能となる。 （もっと読む）

【課題】位相誤差および周波数精度等の性能に優れ、かつ低価格で、広い制御電圧入力範囲を持つ電圧制御発振器を利用したＰＬＬ回路を提供する。
【解決手段】位相比較器１１とチャージポンプ１２は、低電圧トランジスタで構成され、電源電圧ＶＬの可変電圧源１６と電源電圧ＶＤＣ（＝ＶＬ＋ＶＣＣ１）の可変電圧源１７から与えられる差の電圧ＶＣＣ１（例えば、５Ｖ）で動作する。チャージポンプ１２の出力電流をループフィルタ１４で積分して生成された制御電圧ＶＣは、０〜ＶＣＣ２（例えば、１６Ｖ）を制御電圧入力範囲とする電圧制御発振器１５に与えられる。このとき、制御電圧ＶＣの変化範囲は５Ｖ以下となるが、可変電圧源１６，１７の出力電圧ＶＬ，ＶＤＣを制御することで変化範囲を０〜１６Ｖに拡大し、電圧制御発振器１５から所望の周波数の出力信号ＯＵＴを出力させることができる。 （もっと読む）

【課題】周波数誤差が生じているときでも±１８０度を越える位相誤差の検出を可能とし、ＰＬＬの安定性を向上させることができる位相誤差検出装置を提供する。
【解決手段】アナログ入力信号をサンプリングクロックに基づいてＡＤ変換してデジタル再生信号を生成するＡＤ変換部１の出力より位相誤差を検出する位相誤差検出装置は、ＡＤ変換部１の出力より前記位相誤差を生成する位相誤差生成部２と、位相誤差を補正する位相誤差補正部３とを含み、位相誤差補正部３は、過去の位相誤差により位相誤差検出範囲を決定し、位相誤差生成部２が生成した位相誤差が位相誤差検出範囲外であった場合に当該位相誤差を補正する。 （もっと読む）

【課題】リアルタイムクロック用の半導体集積回路の消費電力をさらに低減すると共に、生成されたクロック信号を周辺回路においても利用できるようにする。
【解決手段】この半導体集積回路は、外部から供給される電源電圧に基づいて、第１の電源電圧及び第２の電源電圧を生成する定電圧回路と、第２の電源電圧が供給され、発振動作を行うことにより原振クロック信号を生成する発振回路と、第２の電源電圧が供給され、原振クロック信号を分周することにより複数種類の分周クロック信号を生成する分周回路と、第１の電源電圧が供給され、分周回路によって生成される少なくとも１種類の分周クロック信号に基づいて計時情報を管理するロジック回路と、原振クロック信号と所定数の分周クロック信号との内の１つを選択するセレクタ回路と、選択されたクロック信号を出力端子に供給する出力回路とを具備する。 （もっと読む）

【課題】ＰＬＬの出力において所望のデューティサイクルを達成するための方法および装置を提供する。
【解決手段】本方法は、制限差動増幅器２１４を使用して、差動コモンモードクロック信号からデューティサイクルを有するシングルエンドクロック信号を発生させるステップと、シングルエンドクロック信号２１３のデューティサイクルに応じて差動バイアス電流信号２２９、２３０を発生させるステップと、差動バイアス電流信号を制限差動増幅器に与えることによって、シングルエンドクロック信号のデューティサイクルを所望のデューティサイクルに修正するステップとを含む。ＣＭＬ−ＣＭＯＳ変換器回路は、制限差動増幅器２１４と、シングルエンドクロック信号のデューティサイクルの測定値を発生するための低域フィルタと、（ｉ）測定値を基準電圧と比較し、（ｉｉ）比較に応じて差動バイアス電流信号を発生するための第２の差動増幅器とを含む。 （もっと読む）

【課題】大規模なＰＬＣシステムに用いても、ＰＬＬの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】ＰＬＬ制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づき基準信号の位相及び／又は発振周波数を制御するＶＣＸＯと、タイミング位相ベクトル信号の位相及び位相差に基づき制御係数を出力する２次ＰＬＬ回路とを備える。この２次ＰＬＬ回路は、タイミング位相ベクトル信号に基づき制御係数を発生する制御係数発生回路と、制御計数発生回路からの制御係数につき６ｄＢ単位での対数軸上におけるレベル調整を行う第１のレベル調整回路と、第１のレベル調整回路からの制御係数について±６ｄＢレベルの微調整を行う第２のレベル調整回路とを有する。 （もっと読む）

【課題】ＶＣＯ１０１の変調感度のばらつきを低減し、高速、高精度に所望の出力振幅を得ることができるＰＬＬ方式発振回路を提供する。
【解決手段】振幅検出器１０３は、ＶＣＯ１０１の出力振幅を検出する。振幅制御部１０５は、振幅検出器１０３が検出したＶＣＯ１０１の出力振幅が所望の振幅になるように可変電流源１０９の電流値を制御する。ＬＰＦ１０８は、振幅制御部１０５と可変電流源１０９との間に接続される。スイッチ１０７は、ＬＰＦ１０８を振幅制御部１０５と可変電流源１０９との間に接続するか否かを切り替える。振幅制御部１０５は、ＬＰＦ１０８又は切り替えスイッチ１０７のいずれか一方を介して、可変電流源１０９と接続される。 （もっと読む）

【課題】ＰＶＴに依存せずに安定した周波数を出力する。
【解決手段】出力する第１の出力信号Ｖｆ１の周波数を第１の制御電圧ＶＣ１で制御する第１の電圧制御発振器１１と、第１の出力信号Ｖｆ１及び基準信号ＣＬＫに基づき第１の出力信号Ｖｆ１の周波数を一定に維持する第１の制御電圧ＶＣ１を生成する制御電圧生成部１３と、を含む位相同期回路１０と、出力する第２の出力信号Ｖｆ２の周波数を第２の制御電圧ＶＣ２で制御する第２の電圧制御発振器２０と、第１の制御電圧ＶＣ１に基づき第２の出力信号Ｖｆ２の周波数を一定に維持する第２の制御電圧ＶＣ２を生成する制御電圧変換部３０と、を含むパルス発生回路１。 （もっと読む）

【課題】インバータセルを構成するＭＯＳトランジスタが飽和領域のみならず、線形領域で動作する場合にも位相雑音を低減する。
【解決手段】ダミーインバータセル１１０からの信号と、基準信号との電位差を増幅した増幅信号を出力する演算増幅器１２０と；第２ＭＯＳトランジスタ１０２に接続され、増幅信号を受ける第１ＭＯＳトランジスタ１０１と、インバータ入力部及びインバータ出力部として機能する第２ＭＯＳトランジスタ１０２及び第３ＭＯＳトランジスタ１０３と、第３ＭＯＳトランジスタ１０３に接続され、発振信号の周波数を制御するための制御信号を受ける第４ＭＯＳトランジスタ１０４とを含むインバータセル１００を環状に接続したリング・オシレータと；インバータセル１００と同一の構造を備え、インバータ出力部がインバータ入力部に短絡されたダミーインバータ１１０と；を具備する。 （もっと読む）

【課題】ＣＤＲ回路側の原因による接続ノード間の同期化の非成立を抑制し、接続失敗を抑制することができる同期損失防止方法及び同期損失防止装置を提供する。
【解決手段】受信データから同期化クロックを生成するＣＤＲ（Clock Data Recovery ）回路と、受信データの受信開始から同期化検出時間Ｎを経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、接続失敗処理を行う接続失敗処理段階（Ｓ１５）と、受信データの受信開始から同期化リトライ判定時間（Ｎ／２）を経過しても同期化クロックに基づく接続ノード間の同期化が非成立のときに、ＣＤＲ回路の動作を補正処理する補正処理段階（Ｓ１３）とを備える。 （もっと読む）

【課題】 ゼロクロスポイント検出用のハードを用いることなく、位相差の検出機能を実現する。
【解決手段】 位相差検出回路は、検出信号と内部基準信号の位相差を検出するための回路であって、ｄ−ｑ軸変換ユニット５と、１周期全加算ユニット６と、位相差算出ユニット７とを備えている。ｄ−ｑ軸変換ユニット５は、内部基準信号を用いて検出信号をｄ−ｑ軸変換することで、瞬時値有効分ｄと瞬時値無効分ｑとを算出する。１周期全加算ユニット６は、瞬時値有効分ｄを１周期全加算することで有効分Ｄを算出して、さらに瞬時値無効分ｑを１周期全加算することで無効分Ｑを算出する。位相差算出ユニット７は、有効分Ｄと無効分Ｑを用いて位相差を算出する。 （もっと読む）

【課題】電圧電流変換部の制御電圧入力用ＭＯＳトランジスタにデプレッション型を使用した際に発生する発振周波数（バイアス電流）オフセットの製造プロセスばらつきが補正された電圧制御発振回路を提供する。
【解決手段】電圧制御発振回路１は、制御力電圧がゲートに入力される第１のデプレッション型ＭＯＳトランジスタ１３と、その第１のデプレッション型ＭＯＳトランジスタ１３のゲート・ソース間電圧が０Ｖのときのオフセットを補償する第２のデプレッション型ＭＯＳトランジスタ１５を有し、制御電圧に応じたバイアス電流を発生する電圧電流変換回路３を備える。 （もっと読む）