【課題】バーストクロック信号を安定に生成できるバーストクロック発生回路を提供する。
【解決手段】このバーストクロック発生回路では、複合映像信号における各垂直帰線期間のうちの垂直同期期間では位相ロックフィルタ４の応答速度を０に設定し、各垂直帰線期間のうちの垂直同期期間を除く期間では位相ロックフィルタ４の応答速度を比較的速い速度ｖ１に設定し、複合映像信号における垂直帰線期間以外の表示期間では位相ロックフィルタ４の応答速度を比較的遅い通常の速度ｖ２に設定する。したがって、標準でない複合映像信号が入力された場合でも、バーストクロック信号を安定に生成できる。 （もっと読む）

【課題】発振周波数遠方の雑音を低減することが可能なディジタル制御発振装置、ならびに高周波信号処理装置を提供する。
【解決手段】例えば、複数の単位容量ユニットＣＩＵ［１］〜ＣＩＵ［ｋ］を用いて分数容量を実現する。ＣＩＵ［１］では、容量素子ＣＦＸｐ［１］，ＣＦＸｍ［１］の一端がそれぞれ発振出力ノードＯｓｃＰ，ＯｓｃＭに接続される。一方、ＣＩＵ［２］〜ＣＩＵ［ｋ］では、容量素子ＣＦＸｐ（［２］〜［ｋ］），ＣＦＸｍ（［２］〜［ｋ］）の一端が固定電圧Ｖ６に接続される。ＣＩＵ［１］〜ＣＩＵ［ｋ］の一方の容量素子の他端は共通接続され（ＳＷＦＤ）、他方の容量素子の他端も共通接続される（ＳＷＦＳ）。そして、ＣＩＵ［１］〜ＣＩＵ［ｋ］内の各スイッチ（ＳＷＦ１〜ＳＷＦ３）のオン・オフは共通に制御される。 （もっと読む）

【課題】半導体集積回路の電磁干渉を減少させる周波数調整装置及びそれを含むＤＬＬ回路を提供する。
【解決手段】本発明の周波数調整装置は、基準クロックの周波数を複数の分周比に分周して複数のビットの周波数制御信号を生成する周波数制御信号生成部、及び前記複数のビットの周波数制御信号に応答して、入力される前記基準クロックの周波数を調整する周波数調整部とを含むことを特徴とする。 （もっと読む）

【課題】消費電力を低減することができる発振回路を提供する。
【解決手段】入力信号が含むアナログ成分をデジタル信号に変換するアナログ／デジタル変換回路１００と、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１について、予め設定された周波数帯域成分のみを基準信号として通過させるバンドパスフィルタ１０１と、バンドパスフィルタ１０１を通過した基準信号Ｄ２と、ＰＬＬループ内に設けられる電圧制御発振器２０３からの出力信号Ｄ３との位相差が一定となるように電圧制御発振器２０３にフィードバック制御を行って発振させるＰＬＬ回路２００とを備え、バンドパスフィルタ１０１は、所定の条件に基づいて、アナログ／デジタル変換回路１００で変換されたデジタル信号Ｄ１の所定ビット幅について、「０」に固定するマスク処理を実行するマスク処理部１０２を備える。 （もっと読む）

【課題】 外部基準信号の入力断からスイッチを切り替えて一定の電圧を発振器の制御電圧として出力するに際して、出力周波数の変動量を最小限に抑えることができる周波数シンセサイザを提供する。
【解決手段】 制御回路１１が、検波回路１０からの検波出力を入力し、外部基準入力信号「入」の場合には、ＳＷ３にＰＬＬ−ＩＣ１の出力をループフィルタ４に出力させる切替信号を出力し、外部基準入力信号が「断」となった場合には、ＳＷ３に可変電圧供給回路１２からの出力電圧にループフィルタ４に出力させる切替信号を出力し、更にループフィルタ４からの出力電圧を１／Ｎ分圧器１３で分圧した電圧を微調制御電圧とし、オフセット電圧供給回路１５からの電圧を粗調電圧として加算器１４で加算してＯＣＸＯ５の制御電圧として出力する周波数シンセサイザである。 （もっと読む）

【課題】擬似ロックを防止するための論理回路の回路規模を低減する。
【解決手段】遅延ロックドループ(ＤＬＬ)は、複数の可変遅延回路ＤＬ０〜８の電圧制御遅延回路１と位相周波数比較器２とチャージポンプ３を具備する。初段の出力ＰＨ［０］と最終段の出力ＰＨ［８］は、比較器２に供給される。比較器２のアップ信号とダウン信号は、チャージポンプ３に供給される。擬似ロック防止回路４は、第Ｍ段の出力ＰＨ［１］と第Ｍ＋１段の出力ＰＨ［２］に応答して、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂを生成する。初段の回路ＤＬ０から第Ｍ＋１段の回路ＤＬ２に、クロック入力信号ＣＬＫとクロック反転入力信号がリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。第Ｍ＋２段の回路ＤＬ３から最終段の回路ＤＬ８に、可変遅延リセット信号ＲＳＴ＿ＶＤＬ＿Ｔ、Ｂがリセット信号ＲＳＴ＿Ｂ、Ｔとして供給される。 （もっと読む）

【課題】１回のキャリブレーションによって電圧制御発振器のフリーラン発振周波数がＰＬＬロックレンジ内に入るようにして、キャリブレーション時間の大幅な時間短縮が可能となり、低消費電流化に貢献できるようにする。
【解決手段】ＰＬＬループをオープンにし、電圧制御発振器１に制御電圧Ｖｃとして基準電圧Ｖａを入力したとき、基準信号ｆ３のパルスによって帰還信号ｆ２のパルス幅をカウントし、得られたカウント値に基づき、電圧制御発振器１の発振周波数ｆ１を調整するキャリブレーションを実行するキャリブレーション回路１０を設ける。 （もっと読む）

【課題】無線通信機器における局部発振器を提供する。
【解決手段】局部発振器が位相ロック・ループを含む。位相ロック・ループは電圧制御発振器２３と新規のＶＣＯ制御回路２７を含む。ＶＣＯ制御回路はプログラム可能で設定可能であることが出来る。１つの例では、前記ＶＣＯの電力状態を変更するために、命令が前記ＶＣＯ制御回路に受信される。命令は、セルラー電話における無線チャネル状態の検出された変化（例えば、信号対雑音判定の変化）に応答して、他の回路によって発せられる。応答して、ＶＣＯ制御回路は、ＰＬＬのループ帯域幅を徐々に拡大し、次に該ＶＣＯバイアス電流を徐々に変更して該ＶＣＯ電力状態を変更し、そして次にＰＬＬのループ帯域幅を縮小して元の帯域幅に戻す、制御信号を出力する。ＰＬＬ帯域幅を拡大すること、ＶＣＯ電力状態を変更すること、及びＰＬＬ帯域幅を縮小すること、の全過程はＰＬＬがロックされたままで行われる。 （もっと読む）

【課題】チューニングラインに設けられるラインフィルタのフィルタ特性の低下を防止すること。
【解決手段】この位相同期回路は、チャージポンプ（３５）から出力されるパルス信号を積分するローパスフィルタ（１９）と、ローパスフィルタ（１９）から電圧制御発振回路（１７Ａ）に対して制御電圧を供給する制御電圧供給ライン（Ｌ_ＵＨＦ）に設けられたラインフィルタ（２０）と、を具備し、ラインフィルタ（２０）のキャパシタ（Ｃ１）の一端をチャージポンプ（３５）の出力端子からＣＰ電流切替回路（３６）の抵抗（ｒ）を介してグランドに高周波的に接続した。 （もっと読む）

【課題】低消費電力のＰＬＬ回路を提供する。
【解決手段】位相比較回路１１は、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（ＵＰ信号とＤＮ信号）をチャージポンプ１２に供給し、バイアス回路１６は、チャージポンプ１２にバイアス電流を供給し、制御回路１７は、２種の位相差信号のうち一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、２種の位相差信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。 （もっと読む）

【課題】帯域制限フィルタを含むＰＬＬのロックアップ時間を短縮する。
【解決手段】実施形態によれば、周波数調整回路２００は、レジスタ２１３と、デジタルアナログ変換器２２０と、帯域制限フィルタ２５０と、バッファアンプ２４０とを含む。レジスタ２１３は、第１の動作モードの終了時にデジタル制御コード１２を保存し、第３の動作モードの開始時に出力する。第１の動作モードにおいて、制御電圧１５を持つアナログ制御信号１４が電圧制御発振器１１０の制御端子に供給される。第２の動作モードにおいて、アナログ制御信号１４がバッファアンプ２４０に供給され、バッファアンプ２４０は帯域制限フィルタ２５０を駆動し、帯域制限フィルタ２５０は制御電圧１５を生成する。第３の動作モードにおいて、アナログ制御信号１４が帯域制限フィルタ２５０に供給され、帯域制限フィルタ２５０は制御電圧１５を生成する。 （もっと読む）

【課題】少数点逓倍の精度を向上させ、累積ジッタを低減した周波数シンセサイザを提供する。
【解決手段】位相比較器１と、チャージポンプ２と、ローパスフィルタ３と、電圧制御発振器４と、該電圧制御発振器の出力クロック信号を小数点分周して前記帰還クロック信号を生成する帰還回路とを備える。帰還回路は、電圧制御発振器４の出力クロック信号を分周する可変分周器５と、電圧制御発振器４の８相のクロック信号から１つの位相のクロック信号を選択するマルチプレクサ７と、マルチプレクサ７で選択した特定の位相のクロック信号により可変分周器５のクロック信号をリタイミングするリタイミング回路（ＤＦＦ回路８，９とアンド回路１０）とを備える。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、ＶＣＯの発振周波数を広い範囲で変化させることができるＰＬＬ回路及びその制御方法を提供すること。
【解決手段】本発明にかかるＰＬＬ回路１は、ＶＣＯ１１と、制御ロジック１４と、位相比較器１３と、を備える。ＶＣＯ１１は、両端の電位差に応じて容量値が変化する可変容量素子を有し、電位差に応じた発振周波数の出力信号を出力する。制御ロジック１４は、可変容量素子の一端に所定の電圧を印加した状態で、基準信号と出力信号との周波数差に基づいて、当該可変容量素子の他端に印加する制御電圧Ｖｔｃを決定する。位相比較器１３は、可変容量素子の他端の電圧を制御ロジック１４により決定された制御電圧Ｖｔｃに固定した状態で、基準信号と出力信号との位相差に基づいて、可変容量素子の一端に印加する制御電圧Ｖｔａを決定する。 （もっと読む）

【課題】ＰＬＬのチャージポンプ回路からの出力電流ミスマッチにより、ＰＬＬの特性劣化に繋がるリファレンススプリアスが発生する問題がある。
【解決手段】基準信号とフィードバック信号との位相差に応じて第１、第２のパルス信号を出力する位相比較器と、第１の制御信号に応じて、前記第１、第２のパルス信号のパルス幅をそれぞれ調整した第３、第４のパルス信号を生成するパルス幅調整回路と、前記第３、第４のパルス信号に応じて出力電流を生成するチャージポンプと、前記チャージポンプの出力に接続され、電流を電圧に変換するループフィルタと、前記ループフィルタの変換した電圧を積分した検出結果を出力する検出回路と、前記検出結果に応じて、前記第１の制御信号を生成する制御回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】スタンバイ状態からの復帰後、電圧制御発振器に入力される電圧信号が短時間で一定となる、消費電力の低減された位相同期回路を提供することを課題とする。
【解決手段】電圧制御発振器の入力端子とループフィルタを構成する容量素子の間に、酸化物半導体材料を用いて半導体層を形成したトランジスタを設け、通常動作状態の時には当該トランジスタをオン状態に、スタンバイ状態の時には当該トランジスタをオフ状態とする。 （もっと読む）

【課題】位相雑音の劣化を抑制することができる高周波発振源を得ることを目的とする。
【解決手段】所定の周波数で発振する基準発振器１と、その基準発振器の出力波が注入されていない場合の発振周波数が、その基準発振器の出力波の周波数の整数倍に設定されている（または設定される）注入同期発振器とを備え、その基準発振器から注入同期発振器に注入される電力を、注入同期発振器の低離調周波数の位相雑音が基準発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように、かつ高離調周波数の位相雑音が注入電力がない時の注入同期発振器の位相雑音と(同じ周波数で比較した場合に)等しくなるように適切な注入電力とする電力調整手段を設ける。 （もっと読む）

【課題】 電源投入時及び基準周波数信号断から基準周波数信号入力有りの時からロックまでの時間を短くでき、ロック時の発振を安定化させ、更にロック状態から基準周波数信号断となった時にロックから制御電圧の中心付近まで早く落ち着かせることができるＰＬＬ回路を提供する。
【解決手段】 電源投入時とＲＥＦ断状態からＲＥＦ有りとなった場合に、積分器１５内のオペアンプ３９の利得を大きくし、増幅器１６内のオペアンプ３７の利得を大きくすることで、ロックまでの時間を短くでき、ロック時に増幅器１６内のオペアンプ３７の利得を小さくし、ロック状態でＲＥＦ断となった場合に、積分器１５内のオペアンプ３９の利得を小さくしているので、自走時にコンデンサ２８の電荷の放電を早めて、自走周波数に移行する時間を短くして安定化を早めることができるＰＬＬ回路である。 （もっと読む）

【課題】電圧制御発振回路の入力部でのリークに起因する定常位相誤差を防止できる位相ロックループ回路を提供する。
【解決手段】リファレンスクロック信号とフィードバッククロック信号の位相差を検出する位相比較回路と、検出された位相差に応じた電流を第１の容量に出力するチャージポンプ回路と、第１の容量に蓄積されている電荷に基づく制御電圧に応じた発振周波数の出力クロック信号を生成する電圧制御発振回路とを有する位相ロックループ回路にて、チャージポンプ回路による第１の容量への電流の出力完了後の第１の時刻に第１の電圧を保持し、保持された第１の電圧に基づき電圧制御発振回路の入力部に流れるリーク電流に応じた電流を生成し、生成された電流に応じた補正電流をカレントミラー回路を介して第１の容量に出力するようにして、リーク電流による制御電圧の変動を抑制する。 （もっと読む）

【課題】前段の光受信装置のスケルチ機能の有無に関係なく汎用的に使用可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ１に同期した再生クロック２を出力するＧ−ＶＣＯ１４と、入力データ１の識別再生を再生クロック２に基づいて行うフリップフロップ回路１２と、Ｇ−ＶＣＯ１４と同一周波数のクロックを出力するサブＶＣＯ１５と、再生クロック２とサブＶＣＯ１５の出力クロック４のいずれかを選択する選択回路１７と、選択回路１７の出力クロック８と参照クロック６とを周波数比較しその周波数差に応じた周波数制御信号５を出力する周波数比較器１６とを備える。選択回路１７は、少なくとも入力データ１が無信号である期間においてサブＶＣＯ１５の出力クロック４を選択し、残りの期間において再生クロック２を選択する。 （もっと読む）

【課題】同期信号の検出が困難なときにも正確な発振周波数のクロック信号を生成できるようにした発振周波数補正装置を提供する。
【解決手段】電源投入時の劣化検出タイミングにおいて、定電流源２３から抵抗器２２に通電して得られたＡ／Ｄ変換器６のＡＤ変換値（抵抗器２２の端子電圧Ｖ_Ｒ）に基づいて、ＣＰＵ２が逓倍数設定値ＦＭＵＬＲを補正する。この場合、定電流源２０を用いることなく定電流源２３が作動して抵抗器２２に通電する。ＣＰＵ２は、抵抗器２２の端子電圧を測定することでＣＲ発振器１４内の抵抗器Ｒ１の抵抗値の経年変化を反映し、この変化に基づいてＣＲ発振回路８のクロック信号ＣＬＫの逓倍数設定値ＦＭＵＬＲを補正する。 （もっと読む）