【課題】簡易な演算処理にて、適時かつ迅速に、周波数誤差を検出でき、これにより、サンプリングクロックの位相誤差を円滑に補正できるＰＬＬ回路を提供する。
【解決手段】再生信号の立ち上がり時に検出された位相誤差量が、遅延回路１１５と減算回路１１６に供給される。減算回路１１６は、供給された位相誤差量と一回前に供給された位相誤差量（遅延回路１１５からの出力）とを減算する。この減算結果をもとに、時間軸上における位相誤差量の傾き値Ｋｐ（周波数誤差）が傾き値算出回路１１７にて算出される。同様に、再生信号の立ち下がり時に検出された位相誤差量から傾き値Ｋｎが傾き値算出回路１２０にて算出される。制御回路１２１は、傾き値Ｋｐ，Ｋｎの何れかが閾値を超えると制御信号を出力する。セレクタ１１１は、制御信号が入力されると位相誤差量に替えてグランド信号をＬＰＦ１１２に供給する。 （もっと読む）

【課題】周波数ダイバース離散時間位相ロックデバイスを提供する。
【解決手段】デジタル−アナログ変換器（ＤＡＣ）、及び、該ＤＡＣからの入力に基づいてクロック信号を与えるように動作する発振器を含む、アナログセクションと、デジタルシグナルプロセッサ（ＤＳＰ）とを備えており、このデジタルシグナルプロセッサは、ループコントローラ状態機械と、位相検出器３０９と、発振器からのクロック信号を受信すると共に、前記位相検出器にカウント値を与えるように動作するカウンタ３０７と、基準信号３１０を受信すると共に、前記位相検出器に基準パルス３１２出力を与えるように動作する分周器と、相検出器３０９からの出力に基づいて、制御目標値３２０を与えるように動作するループフィルタ３０２とを備えており、前記位相誤差値に基づいて、前記発振器の出力が、前記位相誤差を定常状態値まで低減するように変更される。 （もっと読む）

【課題】ループフィルタの変化電圧範囲と電圧制御発振器との許容入力範囲を整合させるためにシフト電圧生成回路を設けるが、基準電圧電源やグランドからの電源変動が電圧制御発振器の制御入力電圧に重畳し、正確な周波数の信号を供給できない問題があった。
【解決手段】本発明の電圧制御発振器のシフト電圧生成回路は、同じ基準電圧電源から加算電圧信号と中間基準電圧信号とを作成することにより、電圧変動波形の位相を同じくし、オペアンプの差動入力にそれぞれを入力し電圧変動を除去する。また、基準電圧電源と加算電圧信号あるいは中間基準電圧信号出力との間にローパスフィルタを設け、電圧変動を抑制する。これにより、電圧変動のない制御入力電圧が電圧制御発振器に入力でき、正確な周波数の出力信号を供給可能になる。 （もっと読む）

【課題】大きな回路規模を必要とすることなく、有理数分周した出力クロック信号のサイクル時間変動を抑制するとともに、分周時に出力クロック信号の位相を調整する。
【解決手段】クロック選択制御回路１００により、入力クロック信号のサイクルごとに、分周比に応じた一定サイクル時間を有する基準分周クロック信号と入力クロック信号との位相関係を示す位相計算値１１１を計算するとともに、位相調整信号に応じてその値を増減し、この位相計算値１１１に基づいて、出力動作のうち、基準分周クロック信号の位相と近いクロック信号を生成するための出力動作を指示する制御信号１０２，１０３を生成する。クロック選択回路１０１により、制御信号１０２，１０３に基づいて、入力クロック信号のクロックパルスをそのまま非反転で出力するか、反転して出力するか、マスクして出力しないか、のいずれかの出力動作を選択して実行することにより、出力クロック信号を生成する。 （もっと読む）

【課題】
入力信号に含まれる所定信号に精度良く同期しつつ、入力信号を精度良く処理する。
【解決手段】
直交化信号生成部１１０Ａが、入力信号ＳＩＡに含まれる角周波数ω_Cのパイロット信号の位相を反映し、互いの直交化が図られた信号ＰＳＡ₁，ＰＳＡ₂を生成する。これらの信号ＰＳＡ₁，ＰＳＡ₂に基づいて、位相算出部１２０Ａが、パイロット信号ＰＳを反映した各時点における位相を算出する。この算出結果に基づいて、生成部１３０がパイロット信号ＰＳを反映した角周波数を生成する。そして、生成部１３０により生成された角周波数に基づいて、位相補正部１４０が、直交化信号生成部１１０Ａ内のフィルタによる位相シフトの周波数特性を補正する。 （もっと読む）

【課題】 発振器の出力周波数が増減した場合に自動補正を可能として常に出力周波数の精度を一定の範囲内に維持する周波数補正回路を得る。
【解決手段】 発振器２の発振周波数よりも高精度の基準周波数を、発振周波数を分周した分周周期毎に計数するカウンタ５と、発振周波数が正常な時のカウンタの計数値に相当する正常値に対して所定値Ｍを加算した値とカウンタの計数値とを比較して一致したときに発振周波数の減少を示す信号を生成する比較回路７と、正常値に対してＭを減算した値とカウンタの計数値とを比較する比較回路８と、この比較回路８の一致結果に応答してこの一致結果を所定時間マスクするためのマスク信号を生成する単安定マルチバイブレータ１１と、比較回路７の減少を示す信号に応じて発振周波数を減少方向に制御し、マスク信号の非生成時に発振周波数を増加方向に制御する制御回路１２及びＣＰＵ１とを含む。 （もっと読む）

【課題】広帯域を細かく設定でき、周波数の引き込み範囲が広い周波数シンセサイザを提供する。
【解決手段】電圧制御発振部の出力周波数の正弦波信号を直交検波し、検波に用いた周波数信号の周波数との差分の周波数（速度）で回転するベクトルを利用したＰＬＬにて、周波数引き込み手段は、ＰＬＬから電圧制御発振部への制御電圧が予め設定した設定範囲よりも大きい場合には、出力周波数を上昇させるための第１の定数を引き込み用電圧として積分し、また当該制御電圧が前記設定範囲よりも小さい場合には、出力周波数を低下させるための第２の定数を引き込み用電圧として積分する。そして加算手段は、ＰＬＬからの制御電圧と周波数引き込み手段からの引き込み用電圧とを加算し、電圧制御発振部へ出力する。 （もっと読む）

【解決手段】時間／デジタル変換器（ＴＤＣ）は、インバータの伝播遅延よりも優れた分解能を有し得る。一例では、非整数遅延素子回路は、ＴＤＣ入力信号を受信し、そこから、第１信号の時間シフトした複製である第２信号を生成する。第１信号は、第１遅延線タイムスタンプ回路（ＤＬＴＣ）に供給され、第２信号は第２ＤＬＴＣに供給される。第１ＤＬＴＣは、ＴＤＣへの参照入力信号のエッジと第１信号のエッジとの間の時間を示す第１タイムスタンプを生成する。第２ＤＬＴＣは、参照入力信号のエッジと第２信号のエッジとの間の時間を示す第２タイムスタンプを生成する。第１及び第２タイムスタンプは合成されて、共に高い分解能の全体のＴＤＣタイムスタンプを構成する。これは、第１または第２タイムスタンプよりも優れた分解能を有する。 （もっと読む）

【課題】精度の高い発振周波数を生み出す事ができるシンセサイザを提供する事を目的とする。
【解決手段】シンセサイザ１は、基準発振器２からの基準発振信号が入力される比較器４と、比較器４の出力信号に基づいて発振信号を出力する電圧制御発振器５と、この電圧制御発振器５の出力信号を制御部７からの制御信号に基づいて分周する第２分周器６とを備えており、比較器４は、第２分周器６からの出力信号と基準発振器２からの出力信号とを比較してこの比較結果を示す信号を電圧制御発振器５に出力し、シンセサイザ１を用いる電子機器の使用状態に基づいて、第２分周器６の分周比の値が決められている。これにより、温度検出部８とＭＥＭＳ振動子１１との間の温度差に起因したシンセサイザの発振周波数誤差を無くす事ができる。 （もっと読む）

【課題】感温部品を用いることなく、温度変動やデバイス自体に個体差がある場合でも、高精度で安定した掃引周波数又は変調信号を得ることが可能となるようにする。
【解決手段】制御電圧発生器から出力された掃引波（又は変調波）の制御電圧を入力し、所定幅の周波数を発生するためのＶＣＯ１４、このＶＣＯ１４の出力を入力し、任意に設定した校正周波数に位相ロックした電子同調電圧をＶＣＯ１４へ帰還させるＰＬＬ−ＩＣ回路２０及びループフィルタ２１、上記ＶＣＯ１４の前段で、制御電圧発生器側とＰＬＬ回路側とを切り替える切替えスイッチ１８、この切替えスイッチ１８でＰＬＬ回路側に切り替えたとき、上記ループフィルタ２１から電子同調電圧Ｖｆを取り出し、制御電圧発生器側に切り替えたとき、取り出した電子同調電圧を上記制御電圧発生器からの出力制御電圧Ｖａに加算する回路（ＣＰＵ２３，ＤＡＣ２６，加算器２８）を設ける。 （もっと読む）

【課題】クロック信号生成部をディジタル制御するレジスタへの制御情報の格納ステップを削減すること。
【解決手段】半導体集積回路は、クロック信号ＣＬＫmを生成するディジタル制御信号生成部１０、ディジタル制御部２０を具備するクロック生成部を含む。クロック生成部は、位相周波数比較器３１、制御レジスタ２２を更に具備する。比較器３１には、基準信号ＣＬＫinとフィードバック信号Ｍoutが供給される。制御レジスタ２２に比較器３１の出力信号ＦＤoutが供給され、制御レジスタ２２は複数ビットのディジタル制御情報を格納する。クロック生成部は、複数のロック動作のための複数の初期設定データを予め格納する制御データ記憶回路２５を更に具備する。動作選択情報Ｍinに応答して制御データ記憶回路２５から初期設定データＳet1〜Ｓet5が、制御レジスタ２２の上位ビットに格納される。 （もっと読む）

【課題】パイプライン処理によるＰＬＬの処理速度の高速化と収束性能の向上との両立を図る。
【解決手段】例えば二次のＰＬＬにおいて、ループフィルタの入力に対して、該ループフィルタの出力の移動平均を負帰還すると共に、該ループフィルタの積分項に対して所定ゲインを与えたものを正帰還する。具体的には、フィードバック制御ループとしての閉ループ全体の遅延量をＤとしたとき、上記ループフィルタの出力の「Ｄ−１」回の移動平均を上記ループフィルタの入力に負帰還し、上記ループフィルタの積分項に対しＤをゲインとして乗じたものを上記ループフィルタの入力に正帰還する。これにより、フィードバック制御ループ内に生じる遅延成分を補償することができ、パイプラインディレイの補償が可能となる。つまりこれにより、パイプライン処理によるＰＬＬの処理速度の高速化と収束性能の向上との両立が図られる。 （もっと読む）

【課題】安価に構成することができる同期クロック生成回路を提供する。
【解決手段】角度検出器１０の出力する２相の角度信号Ｓ１とＳ２を、第１二乗回路１１と第２二乗回路１２でそれぞれ二乗し、それぞれの二乗信号を加算回路１４で加算し、加算回路１４の出力信号の直流成分をフィルタ１６で除去する。フィルタ１６の出力信号と基準電位とを比較するコンパレータ１８で矩形波に変換し、その矩形波の位相を移相器２０で所定量遅らせる。移相器２０の出力信号を、同期化分周回路２２で角度検出器１０に供給する励磁信号に同期して１／２分周して同期クロックＳＱ３を得る。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】 VCOを構成する電流制御発振回路を制御する電流を生成する電圧−電流変換の動作を高速化して、従来に比較して周波数制御の応答特性を向上させるPLL回路を提供する。
【解決手段】 本発明のＰＬＬ回路は、電圧−電流変換回路と電流加算器と電流制御発振回路とから構成され、制御電圧及び制御電流に対応した周波数のパルスを出力する電圧制御発振回路と、パルスと、電圧制御発振回路が生成すべき周波数の基準パルスとの位相差により、第１の制御信号及び第２の制御信号を出力する位相検出器と、第１の制御信号により、第１の充電電流または第１の放電電流を出力する第１のチャージポンプ回路と、第１の充電電流または第１の放電電流により制御電圧を生成し、電圧制御発振回路に出力するループフィルタと、第２の制御信号により、第２の充電電流または第２の放電電流である制御電流を生成し、制御電圧発振回路に出力する第２のチャージポンプ回路とを有する。 （もっと読む）

【課題】多相クロック生成及び伝送の過程において発生した多相クロックの位相誤差を低減する。
【解決手段】入力多相クロックのうち所望の位相関係にある複数のクロックを入力して各クロックの位相に所望の重み付けをする重み付け手段と、重み付けされたクロックを加算する加算手段と、を有する位相フィルタ回路を前記多相クロックの位相数と同数備え、位相フィルタ回路から出力されたクロックを出力多相クロックとして出力する。 （もっと読む）

【課題】より向上したデューティ比特性を有するクロックを生成する。
【解決手段】本発明は、デュアルループタイプ（Dual Loop Type）のＤＬＬ回路であって、第１位相検知信号に応答し、第１遅延制御信号を生成して第１遅延ラインの遅延量を制御し、第１遅延量情報信号を出力する第１遅延制御手段と、第２位相検知信号に応答し、第２遅延制御信号を生成して第２遅延ラインの遅延量を制御し、第２遅延量情報信号を出力し、前記第１遅延制御信号と半周期情報信号に応答して前記第２遅延ラインの遅延量を再び制御する第２遅延制御手段と、前記第１遅延量情報信号と前記第２遅延量情報信号の入力を受け、基準クロックの半周期情報を抽出して前記半周期情報信号を生成する半周期検知手段と、前記第１遅延ラインの出力クロックと前記第２遅延ラインの出力クロックを組み合わせてデューティ比補正クロックを出力するデューティーサイクル補正手段とを含む。 （もっと読む）

変調信号を位相ロックループに加える方法であって、前記変調信号をフィルタリングして低周波数成分と高周波数成分を準備し、位相ロックループのフィードバック経路及びフィードフォワード経路にそれぞれ加えることを含む。前記高周波数成分は、前記フィードフォワード経路に加えられる前に、ゲイン係数によりスケールされる。前記低周波数成分も、ゲイン係数によりスケールされた後、前記フィードフォワード経路に加えられる。前記変調信号とループエラー信号との共通の低周波数範囲におけるエネルギーが見積もられ、その後、前記ゲイン係数は前記測定されたエネルギーに基づいて変更される。
（もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの位相エラー組み合わせ論理を提供することにある。
【解決手段】 この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。さらに、エラー信号組み合わせ論理は、各チャネルに関するフェーズ・ロック・ループに関連する信号のエラー情報を受信することと、受信エラー信号情報を結合し、結合されたエラー信号を生成し、たとえば、信頼性情報により、各チャネルからの受信エラー信号情報に重みを付けるように構成された組み合わせ論理とを含む。エラー補償出力は、結合され重みが付けられたエラー信号を少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成される。 （もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。
【解決手段】 この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 （もっと読む）