【課題】プロセス条件、電源電圧、温度等の変動によらず、入力クロックの位相シフトの調整ができ、かつ、従来のＤＬＬ回路を用いた場合と比較して占有面積の小さいクロック位相シフト回路を提供する。
【解決手段】入力クロックを遅延させる遅延回路の遅延セルと同一の遅延セルで構成されたリングオシレータを用いて、入力クロックのｍ周期分の発振出力をカウントし、入力クロックの１周期分の遅延セル段数を計算して位相シフト量分の遅延セル段数を設定する。 （もっと読む）

【課題】 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測の方法及び装置を提供する。
【解決手段】 装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループＰＬＬ回路（１００）を含む。位相誤差モニター回路（１０２）は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子（１２４）は瞬時位相誤差変化をストアするように構成される。 （もっと読む）

【課題】 回路規模が大きくなるのを抑えることができ、動作中に周波数を切り替えたときに異常動作が起きるのを防ぐことができる周波数切替え方法を提供する。
【解決手段】 出力信号の周波数を目標周波数に切り替えるときに、位相周波数比較器１０とチャージポンプ回路１１と逓倍設定回路１４をリセット状態にし（Ｓ２）、逓倍数を目標周波数に対応した逓倍数Ｃ１に変更し（Ｓ４）、分周数を目標周波数に対応した分周数より大きい仮分周数２Ｎに変更する（Ｓ５）。その後、位相周波数比較器１０とチャージポンプ回路１１と逓倍設定回路１４のリセット状態を解除して（Ｓ６）、分周数を目標周波数に対応した分周数Ｎに変更する（Ｓ８）。 （もっと読む）

【課題】温度特性や経時変化がなく、線速度変化に合わせてループ特性をシームレスに補正できるＰＬＬ回路を提供する。
【解決手段】デジタルループフィルタ１０３は、位相比較器１０２が出力する位相誤差を入力し、デジタル周波数値を生成する。このデジタル周波数値は、Ｄ／Ａ変換器１０４でアナログ電圧に変換され、ＶＣＯ１０５は、Ｄ／Ａ変換器１０４が出力する電圧に応じた周波数の同期クロックを出力する。位相比較器１０２が出力する位相誤差は、デジタルループフィルタ１０３の出力に所定の係数Ａを乗じたものでゲイン補正され、デジタルループフィルタ１０３に入力される。デジタルループフィルタ１０３に入力する位相誤差を、出力クロック周波数に比例して変化させることで、ＰＬＬループ全体として、出力クロック周波数に依存して線形にループ特性が制御できる。 （もっと読む）

【課題】システムクロック供給装置及び基準発振器の周波数ずれ判定方法に関し、装置内の基準発振器自身の周波数ずれを、測定用の発振器を用いずに判定し、周波数異常箇所を特定し、異常周波数クロックの送出を防ぐ。
【解決手段】二重化構成（Ｎ系及びＥ系）のシステムクロック供給装置内にそれぞれ備えられたＯＣＸＯ等の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックと、システム同期用に通常入力されるリファレンスクロック（例えば８ＫＨｚ）とを、周波数ずれ測定部（＃Ｎ，＃Ｅ）１−１でそれぞれ比較し、所定回数の周波数ずれの発生を誤検出保護回路（＃Ｎ，＃Ｅ）１−２で測定し、該両系の測定結果を基に異常個所判定部（＃Ｎ，＃Ｅ）１−３で、自系若しくは他系の基準発振器（＃Ｎ，＃Ｅ）９−１の出力クロックの周波数ずれ又はリファレンスクロックの異常を判定して異常箇所を特定し、異常箇所を他系に切り替えるよう選択信号を送出する。 （もっと読む）

【課題】本発明は、Ｓｅｒ／Ｄｅｓ回路において、休眠ステートからパワーアップの状態へ遷移した際の受信エラーを減少できるようにする。
【解決手段】たとえば、受信機２１が、休眠ステートＰ１からパワーアップの状態Ｐ０に遷移したとする。すると、リセット制御回路２１ｍは、ディレイ回路２１ｍ-1によって、ＰＬＬ３１からのシステムクロックのカウントを開始する。そして、ディレイ回路２１ｍ-1がＸサイクルをカウントした後に、リセット制御回路２１ｍは、ディジタルフィルタ２１ｅおよびＰＩ制御回路２１ｆのリセットを解除するように構成されている。 （もっと読む）

【課題】従来の多相クロック生成回路では、出力クロック信号に任意の周波数プロファイルを設定することができなかった。
【解決手段】本発明にかかる多相クロック生成回路１は、基準クロック信号に基づき多相クロック信号を生成する位相ロックループ回路１０と、多相クロック信号の周波数プロファイルを保持し、開始信号に基づき周波数プロファイルの出力を開始し、基準クロック信号に基づき任意の周期で周波数プロファイルを更新する周波数プロファイル保持回路２０と、周波数プロファイルに基づいて多相クロック信号のうち任意の位相のクロック信号を選択し、選択したクロック信号を位相ロックループ回路１０に帰還させるクロック選択回路３０とを有することを特徴とするものである。 （もっと読む）

【課題】高精度のＰＬＬロック検出信号を得るとともに、平滑回路を削除することができるＰＬＬロック検出回路を提供する。
【解決手段】本発明に係るＰＬＬロック検出回路は、ＰＬＬ回路において、誤ってロック判定することなく、安定したロック状態においてロック判定とアンロック判定の両方を同時に行うことにより、確実なロック判定を行う。ＰＬＬロック状態が数Ｈ連続して継続しているかどうかの検出を行う連続性検出部と、ＰＬＬアンロック状態が数Ｈ連続して継続しているかどうかの判定行う連続性検出部を備え、これら連続性検出部によってＰＬＬのロック状態が同時に検出され、その検出結果を保持するＲ−Ｓラッチ部を備えている。 （もっと読む）

【課題】出力クロック信号のジッタ値に対するプロセスばらつきによる影響を抑える。
【解決手段】ＰＬＬ回路として、基準クロック信号と出力クロック信号に基づくフィードバッククロック信号との間の位相差を検出する位相周波数比較回路と、前記位相差に応じて電流を出力するチャージポンプ回路と、前記チャージポンプ回路の出力を平滑化し、制御電圧として出力するローパスフィルタと、前記制御電圧、ゲイン制御信号、及びオフセット制御信号に応じた周波数の信号を生成し、前記出力クロック信号として出力する電圧制御発振回路と、前記制御電圧の変化に対する前記出力クロック信号の周波数の変化の比が目標値になるように、前記ゲイン制御信号を求めるゲイン調整回路と、前記制御電圧が所定の値である時における前記出力クロック信号の周波数が目標値になるように、前記オフセット制御信号を求めるオフセット調整回路とを備える。 （もっと読む）

調整可能な遅延線は、目標値に、または希望の値の範囲内に遅延線の遅延を維持するように較正される。いくつかの態様において、遅延線を通った信号の累積的な遅延（例えばカウントにより示されるように）が、ある期間にわたって算定されるように、信号は遅延線を複数回通して渡される。前記カウントは、予定カウントと比較される。そして、この比較に基づいて、必要なときには、遅延線の遅延は調節される。いくつかの態様において、信号はデジタル信号を含み得る。いくつかの態様において、遅延線を通った遅延は、遅延線により信号に与えられた位相シフトにより引き起こされる信号における振幅変化の分析に基づいて算定され得る。いくつかの態様において、遅延線は、送信基準信号を生成する、および／または処理するように送信基準システムに組み入れられる。
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調整可能な遅延線は、目標値に、または希望の値の範囲内に遅延線の遅延を維持するように較正される。いくつかの態様において、遅延線を通った信号の累積的な遅延（例えばカウントにより示されるように）が、ある期間にわたって算定されるように、信号は遅延線を複数回通して渡される。前記カウントは、予定カウントと比較される。そして、この比較に基づいて、必要なときには、遅延線の遅延は調節される。いくつかの態様において、信号はデジタル信号を含み得る。いくつかの態様において、遅延線を通った遅延は、遅延線により信号に与えられた位相シフトにより引き起こされる信号における振幅変化の分析に基づいて算定され得る。いくつかの態様において、遅延線は、送信基準信号を生成する、および／または処理するように送信基準システムに組み入れられる。
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【課題】ジッタをデジタル的に発生させることにより、ジッタに関する調整が可能でありジッタ非注入時の信号劣化が生じることを防止したジッタ発生装置を提供する。
【解決手段】本実施の形態におけるジッタ発生装置では、第２カウンタ５が出力する−１〜１の範囲内のランダムな整数値のカウンタ値を第１カウンタ２が出力するカウンタ値に加算して、波形メモリ３にアドレスとして入力し振幅データから波形を得ることにより、ジッタをデジタル的に発生させ、波形２０に対して波形２１，２２の波形の間をランダムにゆらいだ、ジッタが注入された波形を得ることが可能となる。 （もっと読む）

【課題】マルチ・ギガヘルツ範囲で動作し且つ低ジッタの、調整可能な利得を有する位相ロック・ループ（ＰＬＬ）を提供する。
【解決手段】
１つの実施形態では、ＰＬＬのｆ_ＶＣＯ 信号の諸特性を取得する。これらの特性は、ｆ_ＶＣＯ 信号及びＰＬＬの位相ロック状態に関する異なるタイプのジッタの出現回数を含む。利得制御モジュールは、前記取得した諸特性の分析に基づき、少なくともＰＬＬの一部を制御する。例えば、ＰＬＬが位相ロックされているか、又はループ・フィルタの漏洩がある場合、ＰＬＬ内にあるチャージ・ポンプの利得が減少される。前記取得した特性に基づいて、チャージ・ポンプのミスマッチが検出される場合、当該ミスマッチを修正するために、追加の制御信号がチャージ・ポンプに供給される。 （もっと読む）

【課題】
解決しようとする課題は、ＰＬＬ回路において周期的及びバースト的に生じるアンロックの検出を正確に行い、また、周囲温度の変化にも柔軟に対応することができるディジタル信号回路の中核となるクロック系及び無線部の搬送周波数の基準となる周波数の異常を正確に判断することを可能にすることである。
【解決手段】
ＰＬＬ回路におけるアンロック検出方法であって、予め定められた周期でサンプリングし、アンロックであればカウンタでカウントアップし、予め定められた周期回数でカウントアップした値と予め定められたしきい値を制御部で比較し、カウントアップした値が予め定められたしきい値を超えている場合にアラーム信号を出力すること実現した。 （もっと読む）

【課題】フェーズロックループで使用可能なデジタル位相検知器において、サンプリングクロック信号を基準として高い位相分解能で入力クロック信号の位相を検知する。
【解決手段】サンプリングクロック信号はサンプリング１４に対して、前もってデジタル的に調節可能な位相変位１２へ露呈され、「補助サンプリングクロック信号」ＣＫ＜１：８＞が発生する。サンプリング１４は位相検知信号ＰＤ ＯＵＴの第一のより上位のデジタルコンポーネントＯＵＴ１＜９：０＞を送給する。この第一のデジタルコンポーネントＯＵＴ１＜９：０＞の評価に基づいて、位相変位１２が行われ且つ位相検知信号ＰＤ ＯＵＴの第二デジタルコンポーネントＯＵＴ２＜１２：０＞が発生される。補助サンプリングクロック信号ＣＫ＜１：８＞は段階的に調節可能であり、それは各場合においてサンプリングクロック信号ＣＫの１周期よりも小さい。 （もっと読む）

【課題】従来の非同期データ受け渡しでは、送り側の信号変化周期を受け側の動作クロックの２倍以上にしておく必要があった。
ここで本発明では、この制限なく、非同期データの受け渡しを可能にすることを目的とする。
【解決手段】この目的を達成するために本発明では、非同期の関係にある２つのクロックから位相差量をパルス幅で抽出し、これを制御カウンタのクロックとして使用し、徐々にパルス幅が大きくなってカウンタが動作すると、遅延量制御部によって、一方のクロックの遅延量を制御し、一方のクロックが他方のクロックに追従する装置を提供する。 （もっと読む）

【課題】システム高負荷動作中等における急激なＰＶＴ特性の変化による遅延量の変化に対応可能とする。
【解決手段】外部記憶手段とライトおよび／またはリードアクセスする際に、入力クロック信号の位相を調整して入力クロック信号に対して遅延された出力クロック信号を供給するクロック遅延調整回路１００を利用して、外部回路から供給されるデータ信号およびデータストローブ信号の位相を調整する位相調整回路において、ライトデータおよび／またはリードデータを書き込む内部記憶手段と、ライトおよび／またはリードアクセスする際のタイミングマージンが確保されたときのクロック遅延調整回路の遅延パラメータの値を記録する内部記憶手段と、タイミングマージンの最適値を算出する最適値算出手段と、タイミングマージンの最適値を記録する最適値記憶手段と、を備えることを特徴とする。 （もっと読む）

【課題】回路規模の大幅な増大を招かずに、早期に所望の周波数を有する信号を出力することができる位相同期ループ回路及び当該回路を備える信号発生装置を提供する。
【解決手段】位相同期ループ回路１は、ＰＬＬ部１０と、ＰＬＬ部１０から出力される信号Ｓ１の周波数をＰＬＬ部１０の同調周波数帯域に高速に引き込むためのプリチューン信号Ｓ２６を生成するプリチューン信号生成部２０とを備えている。プリチューン信号生成部２０は、ＰＬＬ部１０から出力される信号Ｓ１の周波数をカウントするカウンタ２１、カウンタ２１でカウントされた信号Ｓ１の周波数とプリチューン周波数との誤差を示す誤差値が所定の閾値よりも小であるか否かを判定する誤差判定部２３、及び誤差判定部２３の判定によって誤差値が所定の閾値よりも小となるときのＰＬＬ部１０に与えられるプリチューン信号Ｓ２６を記憶するメモリ２５を備える。 （もっと読む）

【課題】周波数拡散させたクロック信号に対して正確な位相シフトを実現する。
【解決手段】周波数拡散クロック源４０で周波数拡散されたクロック信号を位相シフタ３０で位相シフトさせるとき、演算回路２０に対して、周波数拡散クロック４０から単位遅延セルの直列接続個数Ｎｓを表す第１のコードを与え、この第１のコードの変化によって表される周波数拡散クロック源４０の単位遅延セルの直列接続個数Ｎｓの時間的変化、および希望するシフト量Ｓａに基づいて、位相シフタ３０における単位遅延セルの直列接続個数Ｎｐを表す第２のコードを生成する。 （もっと読む）

【課題】同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供すること。
【解決手段】ディレイ調整回路は、９段のディレイ素子が直列接続されるディレイ部と、ディレイ部の７段目の信号の立ち上がりエッジである第１エッジが第１基準信号の立ち上がりエッジである第１基準信号エッジよりも進んでいるか否かを検知する第１カウンタ１０と、ディレイ部の９段目の信号の立ち上がりエッジである第２エッジが第１基準信号エッジよりも遅れているか否かを検知する第２カウンタ１１と、第１カウンタ１０において第１エッジが第１基準信号エッジよりも進んでおり、かつ、第２カウンタ１１において第２エッジが第１基準信号エッジよりも遅れるように、基準信号Ｖｂを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ｉｂ１を出力するディレイ素子調整部と、を備えている。 （もっと読む）