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Fターム[5J106DD17]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−副構成 (4,863) | 計数(カウンタ)回路 (442)

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【解決手段】 基準クロックの周波数を決定する装置、方法、システム、アルゴリズム、および回路を開示する。一実施形態によると、基準クロックの周波数を検出する回路であって、周波数が既知であり、精度は所定の値であるスリープクロックの所定の部分の間、基準クロックのサイクル数をカウントして、基準クロックサイクルカウント値を得るクロックカウンタと、基準クロックサイクルカウント値および既知であるスリープクロックの周波数に基づいて、基準クロックの周波数を推定する周波数推定部と、複数の許容周波数から、推定された基準クロックの周波数に最も近い周波数を選択する周波数選択部とを備える回路が提供される。 (もっと読む)


【解決手段】低電力非同期カウンタの設計技術。典型的な実施形態では、複数のフリップフロップのクロック入力及び信号出力が、非同期カウント構造を実現するように直列に連結される。複数のフリップフロップの信号出力は、参照信号の順次遅延されたバージョンによってサンプリングされる。更に、参照信号の順次遅延されたバージョンを生成する設計方法が開示される。典型的な実施形態では、非同期カウント技術は、デジタル位相ロックループ(DPLL)の高速カウンタに使用され得る。 (もっと読む)


【課題】、目的周波数の基準信号の異常を、確実且つ正確に検出することができる基準信号発生装置を実現する。
【解決手段】基準信号発生装置1は、位相比較器11、ループフィルタ12、電圧制御発振器13、分周器14からなるPLL回路を備える。基準信号発生装置1の波数計測部15は、PLL回路の調整用タイミング信号に基づく期間での復調用基準周波数信号の波数をカウントし、期間毎のカウント値を異常発振検出部16へ出力する。異常発振検出部16は、調整用タイミング信号の元となる基準信号と復調用基準周波数信号との仕様周波数範囲の関係に基づいて設定される正常発振カウント値範囲を予め記憶している。異常発振検出部16は、波数計測部15から取得したカウント値が正常発振カウント値範囲内に無ければ異常発振として検出し、外部へ通知する。 (もっと読む)


【課題】VCOの出力帯域を選択設定可能な周波数シンセサイザにおける消費電力を低減すること。
【解決手段】互いに並列に接続されたミキサ111と分周器112とを有する周波数変換回路110を設け、VCO101の周波数帯域選択時に分周器112を用いることにより、VCO101の周波数帯域選択時の位相比較器102の最高動作周波数を低くすることができ、消費電力を低減できる。また、送信時にはミキサ111を用いることにより、送信時のループゲインを下げずに済む。 (もっと読む)


信号較正方式において、一連の複数の信号の間で所望の位相関係が維持される。たとえば、いくつかの態様では、高速度の基準クロック信号から発生したクロックツリーの所望の位相を、低速度の基準クロック信号と、クロックツリーの様々な位相に関連付けられた低速度のクロック信号との間の位相差を検出することにより、維持することが可能である。いくつかの態様では、クロックツリーの使用中に発生するフレーミングオフセットを検出することにより、クロックツリーの所望の位相を維持することが可能である。 (もっと読む)


【課題】CR発振クロックの周期調整が完了したかを判定できるCR発振クロック内蔵マイクロコンピュータの提供。
【解決手段】判定回路は、カウント数下限設定レジスタが示す値とカウント数上限設定レジスタが示す値との間に、外部発振パルスカウンタが示す値が収まっているかを判定する(S170)。収まっていると判定すると(S170でYes)、判定回路は、補正完了カウンタに格納されている値に1を足してカウントアップする(S180)。その後、出力回路が、補正完了カウンタのカウント数が補正完了カウント数設定レジスタに格納された値以上であるかを判断する(S190)。以上であると判断すると(S190でYes)、出力回路は、補正完了レジスタに「1」(周期調整が完了したことを示す情報)を入力する(S200)。そして、これらのステップを繰り返す。 (もっと読む)


【課題】簡易な構成で迅速に水平同期信号の有無を検出する。
【解決手段】無信号検出回路は、水平同期信号の無信号状態を検出する。無信号検出回路は、期間設定部と、検出部とを備える。期間設定部は、水平同期信号がオン期間であると予測される期間を少なくとも含む検出期間を、水晶クロック信号を用いて水平同期信号の1周期毎に設定する。検出部は、検出期間において水平同期信号がオンとなっていない場合、水平同期信号が無信号状態であると検出する。 (もっと読む)


【課題】ループ帯域幅に変動が起こっても、容易に対応できるPLL回路を提供する。
【解決手段】位相比較回路は、帰還信号と外部より入力される基準信号との位相差を検出してチャージポンプに出力し、さらに帰還信号のみが入力した場合、帰還信号に同期したUP信号のみを出力するUPパルス制御を備えておりチャージポンプにその出力を入力し、チャージポンプの出力が入力したループフィルタの出力は電圧制御発振回路に入力し、さらにループフィルタの出力は比較回路の入力に接続され、比較回路の他の入力には基準電圧が入力し、基準電圧は電圧制御発振回路に入力し、比較回路の出力はラッチ回路に接続され、さらに基準信号が入力されたカウンタ回路の出力がラッチ回路に入力し、チャージポンプはラッチされたカウンタ回路によりカウントされた値に従って電流源を選択する選択手段を備えている。 (もっと読む)


【課題】クロックのパルス幅が狭い場合、及び広い場合において、合成回路の誤動作を回避し、動作周波数の高速化に対応可能とするDLLの提供。
【解決手段】外部クロック(CK)の第1遷移(Rise)に対応して互いに異なる遅延時間の信号を出力し、CKの第2の遷移(Fall)に対応して互いに異なる遅延時間の信号を出力する第1の可変遅延回路20と、第1の可変遅延回路からの信号をそれぞれ受ける第2の可変遅延回路10R、10Fからの出力信号を合成して出力する第1の合成回路30とを備え、第2の可変遅延回路は第1の可変遅延回路からの信号からワンショットパルスを生成するワンショットパルス生成回路と、リセット端子を備えるラッチ回路と、ラッチ回路のセット出力の遷移エッジを受け、所定の比率で合成した信号を出力する第2の合成回路と、を備え、第2の合成回路の出力がラッチ回路のリセット端子に入力される。 (もっと読む)


【課題】ディジタル制御される発振器を有するPLL回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なPLL回路を提供すること。
【解決手段】基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号の累積加算値とを比較する位相比較部と、利得を可変させる可変利得増幅部を備え、位相比較部の出力を任意の設定値に収束させるデータ変換部と、位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、オフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、を含む、PLL回路が提供される。 (もっと読む)


【課題】SSCのジッタを抑制し、SSCの変調度を滑らかに遷移させることが可能なSSC生成機能を有するPLL回路を提供する。
【解決手段】SSCコントローラ18は、SSCの変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう位相補間器15を制御し、出力クロック信号C_OUTの変調度を周期的に変更させる。さらに、SSCコントローラ18は、帰還クロック信号C_FBの一周期内において位相補間器15より出力される位相シフト信号C_PSに与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に基本遅延量Δ以下となるよう制御する。ここで、基本遅延量Δは、出力クロック信号C_OUTの周期T_OUTを位相補間器15の位相分解能Nrで除算した値(つまり、T_OUT/Nr)である。 (もっと読む)


【課題】使用する無線通信の周波数帯が変更された場合に、基準信号の周波数の精度を容易且つ適切に変更することである。
【解決手段】GPS信号を受信してUTCに同期した時間信号を取得するGPSユニット52と、基準信号を発振する基準信号ユニット40と、基準信号ユニット40により発生された基準信号のパルス数を測定する測定時間、又は基準信号の周波数の精度の操作入力を受け付ける操作ユニット53と、GPSユニット52により取得された前記時間信号に基づいて、操作ユニット53により入力された測定時間、又は前記入力された精度に対応する測定時間をカウントするとともに、当該測定時間内の前記基準信号のパルス数を測定し、正確なパルス数からの前記測定したパルス数の誤差をなくすように基準信号ユニット40が発生する基準信号の周波数を補正する制御ユニット51と、を備える。 (もっと読む)


【課題】
USB2.0規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつLSI化に適した回路を提供する。
【解決手段】
周期T1のクロックをN分割したT2単位でずらしたN相のクロックを出力する手段6、シリアル転送された信号をT2毎にサンプリングしてT1毎にNビットパラレルデータに変換する手段4、その出力データをデジタル処理してNビットパラレルデータに変換する手段で、またデータ変化点を示すNビットパラレルデータに変換する手段8、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段10、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段12を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。 (もっと読む)


【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号S1が入力される直列に接続された第1の遅延素子1011〜101Nと、信号S2が入力される直列に接続された第2の遅延素子1021〜102Nと、各々の第1の遅延素子の出力が与えられ、各々の第2の遅延素子の出力をクロックとするラッチ回路1031〜103Nと、前記ラッチ回路の出力値に基づいて信号S1のパルス幅を示すデジタルコードPWmを算出して出力するデコーダ回路104と、デジタルコードPWmと所定のデジタルコードPWrとを比較し、比較結果を出力する比較器105と、前記比較結果に基づいて前記第1及び第2の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路106と、を備える。 (もっと読む)


【課題】各種大振幅雑音、伝送路ロスの増大、雑音レベルの増大が発生するような大規模なPLCシステムに用いても、PLLの受信ダイナミックレンジ拡大、雑音耐力向上が実現でき、アナログ素子の特性のバラツキなどに影響されずに安定して動作し、広範囲な安定したジッタ特性が得られるようにする。
【解決手段】このPLL制御装置は、入力信号からタイミング位相ベクトル信号を抽出するタイミング抽出回路と、供給される制御係数に基づいて基準信号の位相及び/又は発振周波数を制御するVCXOと、抽出されたタイミング位相ベクトル信号の位相又は位相差に基づいて基準信号の位相及び/又は発振周波数を制御するための制御係数を出力する2次PLL回路102とを備えている。この2次PLL回路102は、抽出されたタイミング位相ベクトル信号について対数軸上で位相検出を行うとともに、対数軸上で制御係数を発生する制御係数発生回路111を有している。 (もっと読む)


【課題】 グローバルPLLベース・タイミング・リカバリ・ループの遅延補償方法及びシステムを提供する。
【解決手段】 一実施形態のシステムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルPLL回路と、前記グローバルPLL回路と結合された遅延補償回路と、を含む。一実施形態の方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に1つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。
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【課題】専用の発振器を用いないボーレート発生器のように分周する周波数の誤差を許容する分周器を簡素な構成かつ高精度で実現する。
【解決手段】分周器としてのボーレート発生器1は、所定の基準クロックRCLKを分周することにより、データをサンプリングするボーレートクロックBCLKを生成する。このボーレート発生器1は、m進/m−1進ダウンカウンタ2と、カウンタ切替制御部3とを備える。m進/m−1進ダウンカウンタ2は、異なる分周比を切り替えて基準クロックRCLKを分周する。カウンタ切替制御部3は、記ボーレートクロックBCLKの正規のボーレートクロックに対する1周期毎の誤差の累積値が所定範囲を超えると、前記累積値が減少するように、m進/m−1進ダウンカウンタ2の分周比を切り替える。 (もっと読む)


【課題】
記録媒体から再生される再生信号とクロック信号との位相差を正確に検出することが可能な位相検出装置、位相検出方法、該位相検出装置を備えた再生装置、再生方法を提供する。
【解決手段】
位相同期回路39がリミット位相ディテクタ41を備えるので、例えば図4に示すゼロクロスのタイミング(C)が検出されたとき(ST605でYES)、クロックカウンタ47によるカウント値と所定の値とを比較し(ST606)、カウント値が所定の値より小さいときに(ST606でNO)Cから次のクロックの立ち上がりまでの間、位相カウンタ51をイネブルでない状態とすることができる。つまり、リミット位相ディテクタ41(の位相カウンタ51)の出力を無効にすることができる。この結果、例えばノイズ等の影響を受け易い所定カウント値より小さいパルス幅のRF信号(入力信号)に基づき位相エラー信号が求められることを防止することができる。 (もっと読む)


時間デジタル変換器のフィード回路(20)を、通常動作モードまたは調整モードの間で切り替えることにより、時間デジタル変換のための調整データが得られる。遅延回路入力と、複数のタップとを有する遅延回路(22)は、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力する。サンプリングレジスタ(24)は、タップに結合されたデータ入力を有し、クロック入力におけるアクティブ遷移に応じて、データ入力からデータをサンプリングする。通常動作モードでは、フィード回路(20)は、発振回路(10)の発振信号を、遅延回路入力に供給し、基準信号を、サンプリングレジスタ(24)のクロック入力に供給する。調整モードでは、フィード回路(20)は、発振信号によってタイミングが制御された遷移を有する信号を、遅延回路入力とクロック入力の両方に供給する。フィード回路(20)は、遅延回路入力での遷移の後に、クロック回路における第1のアクティブ遷移のタイミングを制御する、発振信号の遷移の選択を提供する。制御回路(28)は、フィード回路を通常動作モードと調整モードの間で切り替え、調整モードにおいて、複数の異なる遷移を選択して第1のアクティブ遷移のタイミングを制御するよう、フィード回路(20)を連続して制御する。制御回路は、結果として生じるデータを、各選択についてサンプリングレジスタ(24)から読み出し、前記データから、発振信号に対する調整データを決定する。
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【課題】ロングタームジッタを正確に評価し、回路の誤動作を未然に防ぐ。
【解決手段】第1オシレータ10は、基準クロックCKrefを生成する。PLL回路14は、第1オシレータ10からの基準クロックCKrefにもとづいて出力クロックCKoutを生成する。異常発振監視部20は、基準クロックCKrefを分岐して受け、基準クロックCKrefの周期の整数倍の所定時間経過後にアサートされる基準タイミング信号S1を生成する。異常発振監視部20は、出力クロックCKoutのエッジのタイミングが基準タイミング信号S1のエッジに応じて規定される所定の範囲から逸脱するとき、異常検出信号S2をアサートする。 (もっと読む)


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