【課題】入力信号の周波数比が整数でない場合にも、±１８０度の範囲で位相差検出ができる位相比較回路を得る。
【解決手段】ＲＦ信号と基準信号との立ち上がりエッジを比較してアップ信号またはダウン信号を生成する位相比較コア回路１と、ＲＦ信号と基準信号との周波数比をＮ＋Ｋ／Ｍ（但し、Ｎ，Ｋ，Ｍは任意の自然数）とし、ＲＦ信号の周波数をｆｒｆとしたとき、アップ信号の立ち上がりの直前のＲＦ信号の立ち上がりに同期して立ち上がり、パルス幅は基準信号の1周期分とほぼ等しく、周期は（Ｍ×Ｎ＋Ｋ）／ｆｒｆとなるマスク制御信号ＭＳＫ１を生成するマスク信号生成回路２と、位相比較コア回路１により生成されたアップ信号およびダウン信号を、マスク信号生成回路２により生成されたマスク制御信号ＭＳＫ１に従いマスクする信号マスク回路３とを備えた。 （もっと読む）

【課題】ＰＷＭ信号生成装置において、回路規模を小さくして効果的に放射雑音等のノイズを低減する。
【解決手段】ＣＰＵ２０４、カウンタ２０１、レジスタ２０２、及びコンパレータ２０５は基準クロックの周波数をその一周期未満の時間で変動させた変動クロックを生成する。ＴＦＦ２０６は基準クロックに応じて変動クロックを第１のＰＷＭ信号として出力する。ＴＦＦ２５１は基準クロックを所定の時間遅延させた遅延クロックに応じて変動クロックを第２のＰＷＭ信号として出力する。セレクタ２５２は第１及び第２のＰＷＭ信号を選択的にＰＷＭ信号として出力する。 （もっと読む）

【課題】クロック信号の周波数に依存しないデューティ調整回路が搭載されたＤＬＬ回路を提供する。
【解決手段】内部クロック信号ＩＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を指定するカウンタ回路１２３と、カウンタ回路１２３のカウント値を調整するカウンタ制御回路１２２と、内部クロック信号ＩＣＬＫとレプリカクロック信号ＲｅｐＣＬＫのライズエッジが一致する第１及び第２のカウント値との差分を演算する減算回路１３３とを備え、得られた差分の１／２に相当する値に基づいて、内部クロック信号ＬＣＬＫのフォールエッジを調整する。これにより、キャパシタを交互にディスチャージするタイプのデューティ調整回路を用いた場合のように、適用可能な周波数帯域が限られることがない。 （もっと読む）

【課題】ＰＬＬ回路を含んだ回路に比べて周波数同期回路等を簡単な回路によって構成できるようにする。
【解決手段】入力信号を変調した変調信号に所定の搬送周波数の基準搬送信号を重畳して送信信号を送信する双方向用のＴRX１と、通信許可信号を生成するＴRX２とを備える。ＴRX２は自走発振周波数の信号を発振する発振器を有している。ＴRX２は、ＴRX１から受信した受信信号を発振器２３に注入する。これと共に、発振器２３の自走発振周波数を可変制御しながら受信信号を受信し、発振器２３の信号の自走発振周波数が注入同期に至る周波数範囲に入って注入した受信信号の搬送周波数に周波数同期したか否かを検出する。ＴRX２は、発振器２３の信号の自走発振周波数が、注入した受信信号の搬送周波数に周波数同期したことを検出したときに、通信許可信号をＴRX１に送信するものである。 （もっと読む）

【課題】短時間で精度よく位相調整を行うことが可能な位相補償用クロック同期回路を提供する。
【解決手段】ＤＬＬは、入力レシーバ１と、遅延チェーン回路２と、遅延複製器４と、位相比較器５と、リセットパルス発生器６と、粗調整期間発生器７と、分周器８と、単位可変カウンタ９と、を備えている。まず単位可変カウンタ９の増減単位を１７または１（平均で１６）として粗調整を行って粗くロックさせた後に、単位可変カウンタ９の増減単位を１として微調整を行って細かくロックさせるため、短い期間で確実にクロックＩＮＴＣＫＸとクロックＥＸＴＣＫＸの位相を合わせることができる。 （もっと読む）

【課題】シンセサイザにおけるデジタル的な周波数制御に起因した位相雑音性能の悪化。
【解決手段】本発明のシンセサイザは、基準発振器から出力された基準発振信号が入力される比較器と、比較器の出力側に接続されたフィルタと、フィルタの出力側に接続されて発振信号を出力する発振器と、発振器の出力信号を制御部からの制御信号に基づいて分周する分周器とを備え、比較器は、分周器からの出力信号と基準発振器からの出力信号とを比較してこの比較結果を示す信号をフィルタに出力すると共に、制御部は、温度を検出する検出器の検出結果に基づいて分周器の分周比を時間間隔Ｔで制御し、時間間隔Ｔとフィルタのカットオフ周波数ｆｃとの関係は、１／Ｔ≧ｆｃを満たす構成である。 （もっと読む）

【課題】基準信号の周波数の実数倍の周波数を持ちジッタの少ないデジタル信号を整数ＰＬＬとデジタル回路のみを用いて生成する。
【解決手段】実数である周期指定値をデルタ・シグマ変調器を通してジッタの低周波成分を抑制した整数分周数列を発生させ、その分周数列で基準信号を分周する。その分周出力信号に対して整数ＰＬＬによりジッタを除去することにより所望の信号を得る。また、前記デルタ・シグマ変調器では、分周器出力において理想的な信号の立ち上がりのタイミングと実際の立ち上がりのタイミングの誤差を算出し、その誤差に対してデジタルフィルタを通して分周数にフィードバック補償を行う。 （もっと読む）

ディジタル位相同期ループ（ＤＰＬＬ）の時間対ディジタル変換器（ＴＤＣ）のパワーオンゲーティング窓を較正するのに関係するシステム及び方法が開示される。ゲーティング窓は同時に電力の効率的方法でＴＤＣを動作させながらＤＰＬＬの適切な動作を保証するために較正される。特に、その技術はＴＤＣゲーティング窓の幅を既定値に設定すること；制御ループが実質的にロックされるまで、ＤＰＬＬを動作させること；ＤＰＬＬの位相誤差デバイスによって生成される位相誤差信号をモニターしながら、ＴＤＣゲーティング窓の幅を所定の量だけ減少させること；位相誤差が所定の閾値に実質的に到達するか、或いは横切るときにＴＤＣゲーティング窓の現在の幅を決定すること；及びＴＤＣゲーティング窓の動作幅の誤差のマージンに組込む所定の量だけＴＤＣゲーティング窓の現在の幅を増加させることを要する。
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【課題】消費電力を低減できる局所発振回路を提供する。
【解決手段】周波数ｆｓの基準振動信号と周波数ｆｏｕｔ／（ｍ×ｎ）の分周信号の位相を比較する位相比較器１と、上記両信号の位相のずれに応じた電流ＩＯＵＴを出力する電荷ポンプ１０と、上記出力電流ＩＯＵＴに応じた制御電圧ＶＣを生成するループフィルタ３と、上記制御電圧ＶＣに応じた発振周波数ｆｏｕｔの信号を出力する電圧制御発振器４と、電圧制御発振器４の出力信号を設定周波数に応じた分周値（ｍ×ｎ）で分周して上記分周信号を出力する前置分周器５および可変カウンタ６とを備え、上記発振周波数ｆｏｕｔを上記設定周波数に引き込む局所発振回路において、上記電荷ポンプ１０は、出力電流ＩＯＵＴの値を上記設定周波数に応じて切り換える。 （もっと読む）

【課題】ＦＤＬを調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能なＤＬＬ回路を提供する。
【解決手段】相対的に粗い調整ピッチでクロック信号を遅延させるディレイライン（ＣＤＬ）１０と、相対的に細かい調整ピッチでクロック信号を遅延させるディレイライン（ＦＤＬ）２０と、ディレイライン１０，２０の遅延量を制御する位相検知回路４１，４２及びカウンタ制御回路５１，５２とを備える。カウンタ制御回路５１，５２は、線形探索法によってディレイライン１０を制御するとともに、二分探索法によってディレイライン２０を制御する。これにより、ディレイライン２０を調整するカウント信号のビット数を増加させても、高速に遅延量を確定させることが可能となる。 （もっと読む）

【課題】複数の分周回路を備えるＰＬＬ回路に関し、ＰＬＬ回路の新たな回路構成を提案する。
【解決手段】基準クロックの位相と位相比較クロックの位相とを比較し、位相差に応じた信号を出力する位相比較回路と、前記位相比較回路により出力された前記信号をフィルタリングするループフィルタと、前記ループフィルタによりフィルタリングされた前記信号に応じた周波数のクロックを出力する電圧制御発振回路と、前記クロックを分周して前記位相比較クロックを生成する第１の分周回路と、前記クロックを分周して出力クロックを生成する第２の分周回路と、前記第１の分周回路の分周数と前記第２の分周回路の分周数とを制御する分周制御回路とを備えることを特徴とするＰＬＬ回路。 （もっと読む）

【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を向上させる。
【解決手段】位相検出器２１０は、同期クロック信号とシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。積分器２４０は、所定の長さの平滑期間毎に位相誤差信号を積分して平滑誤差信号を得る。パターン発生器２５０は、所定の長さのパターン発生期間毎に、平滑誤差信号に応じた頻度で同期クロック信号の位相を変更するパターンを発生して周波数補正制御信号として出力する。積分器２４０は、周波数補正制御信号がフィードバックされ、該周波数補正制御信号における頻度の変動方向に応じて、平滑化期間の長さを変更する。 （もっと読む）

【課題】クロックアンドデータリカバリ回路において、周波数追従ループのジッタ耐性を安定させる。
【解決手段】位相検出器２１０は、位相補間器２７０からの同期クロックとシリアルデータの位相を比較して比較結果に応じた位相誤差信号を出力する。第１の積分器２３０は、位相誤差信号を積分してシリアルデータの位相変動に追従するための位相補正制御信号を得る。第２の積分器２４０は、位相補正制御信号をさらに積分してアップ／ダウン信号を得る。パターン発生器２５０は、アップ／ダウン信号からシリアルデータの周波数変動に追従するための周波数補正制御信号を生成する。パターン発生器２５０のパターン長と第２の積分器２４０のカウント幅の積は、第１の積分器２３０のカウント幅が大きいほど大きくなる大きさの閾値以上である。 （もっと読む）

【課題】広帯域の周波数範囲に対応可能で、量子化ノイズ成分を増大させることなく低消費電力化を図る。
【解決手段】時間デジタル変換器１０４は、発振周波数を制御する周波数制御信号１６を用いて、入力周波数に応じて動作する遅延回路１０−１〜１０−ｎの段数を切り替えるスイッチング素子１２−１〜１２−ｎを備えている。入力周波数の周期に応じて必要な段数の遅延回路だけが動作することとなるため、広帯域の周波数範囲に対応しながらも系全体の低消費電力化を図ることが可能となり、特に高い入力周波数において低消費電力化を図ることができる。 （もっと読む）

【課題】複数の発振周波数帯域から１つの周波数帯域を選択可能な集積化されたＶＣＯを構成する素子に製造ばらつきがあっても、最適な周波数帯域で所望の周波数に位相ロックすることができ、しかもＶＣＯの消費電流を低減できる周波数シンセサイザを提供する。
【解決手段】分周比格納部９ａの分周比が更新されたらＰＬＬを開ループ状態にして可変分周器２、３の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの共振回路の共振周波数を変化させながら、所望の周波数の周波数帯域を選択し決定する。その後、可変分周器の出力信号と基準分周器５の出力信号の位相を比較し、その結果に応じて、電圧制御発振器１ｂの電流を変化させながら、最適電流値を決定する。その後、位相同期系を閉ループ状態にして位相ロックさせる。 （もっと読む）

【課題】逓倍回路から正確な逓倍クロックが出力されず、温度等の変動に対する補正能力が低下し、ロックが困難になるという課題があった。
【解決手段】互いに直列に接続された複数個の遅延素子から構成されるデジタルディレイライン５６，６９，７１を有し、デジタルディレイライン５６，６９，７１に対応したカウンタ５２，６５から出力されるカウント値に応じて複数の遅延素子のいずれかの遅延を選択し、選択した遅延素子およびこれに隣接する１つの遅延素子によって遅延時間を設定制御する。 （もっと読む）

【課題】 複数種類の異なった記録モードで記録するための記録信号が入力され、入力信号に含まれる雑音成分を取り除いた純度の高い信号を出力するＰＬＬ回路を実現する。
【解決手段】 入力信号を１／Ｌにして第１分周器４１から第１周波数信号を出力し、入力信号に対応するマスタクロック信号を発振器４６ａで発振し、マスタクロック信号の周波数を１／Ｍにして第２周波数信号を第２分周器５２から出力し、第１周波数信号と第２周波数信号との位相差信号を位相比較器４３から出力し、第１周波数信号と第２周波数信号とが一致しているか否かをロック検出器４４で検出し、一致しない場合には第１分周器のＬ及び第２分周器のＭを可変させ、一致した場合にはＬ及びＭを固定させる制御信号を制御回路４８から出力し、マスタクロック信号を1／Ｎにして真の信号成分を第３分周器から出力するようにしたＰＬＬ回路を構成した。 （もっと読む）

【課題】高い精密度を有しながら周波数を広帯域で発振させることができる自動周波数制御ループ回路を提供すること。
【解決手段】基準周波数を発生させるクロック発振部と、基準周波数を第１分周比で分周する第１分周器、発振周波数を第２分周比で分周する第２分周器、第１分周器によって分周された第１分周周波数と第２分周器によって分周された第２分周周波数との間の位相差を検出する位相検出器、位相差に対応して発振周波数を発生させる電圧制御発振器と、入力周波数と発振周波数に対応して出力周波数を出力する周波数変換器を含む周波数合成部と、出力周波数を設定周波数と比較して誤差を検出する誤差検出器、誤差を積分する積分器と、積分器の積分値に対応する制御信号を計算する演算器を含む復調部とを含み、制御信号に応じて第１分周比及び第２分周比を変更して誤差を補正することを特徴とする。 （もっと読む）

【課題】 ロックアップタイムの短縮と、受信品質の向上と、を両立すること。
【解決手段】 ＰＬＬ回路１０を用いて受信信号の周波数変換を行う通信装置１において、ＰＬＬ回路１０の次数を変更する次数変更手段と、周波数変換後の受信信号の品質を示す品質情報を取得する品質情報取得手段と、を含み、前記次数変更手段は、前記品質情報により示される品質が所定条件を満たすように、前記次数を変更する、ことを特徴とする。 （もっと読む）

【課題】所定の周波数の局部発振信号を発生する発振器を含むＰＬＬ回路を内蔵し、温度が変化してＶＣＯの発振周波数が変動してもＰＬＬループのロックがはずれにくい高周波ＩＣを提供する。
【解決手段】発振周波数帯を切り替え可能なＶＣＯ１１と可変分周回路１２と位相比較回路１５とループフィルタ１７とを含み、ループフィルタとＶＣＯとの間を切り離した開ループ状態で、複数の所定の固定電圧のいずれかをＶＣＯへ印加する切替えスイッチと、所定の周波数の基準信号に対する可変分周回路の出力の位相の進みまたは遅れを判別する判別回路２２と、判別回路の出力に基づいてＶＣＯの周波数帯を切り替える信号を生成する自動バンド切り替え回路２３とを設け、２分探査方式でＶＣＯの周波数帯を切り替えながら最適な周波数帯を見つけ、さらにＶＣＯへ印加する固定電圧を２分探査方式で切り替え最適な印加電圧を見つけＰＬＬループをロックさせる。 （もっと読む）