【課題】周波数誤差に基づく送信クロックを生成し、送信データに対して任意にＳＳＣの適用が選択可能な半導体装置が、望まれる。
【解決手段】半導体装置は、受信信号を入力し、動作クロック信号に基づいて受信信号からクロック信号とデータ信号を取り出すクロックアンドデータリカバリ部と、受信信号から取り出したクロック信号と動作クロック信号との周波数誤差信号を求める周波数誤差調整部と、周波数誤差信号を記憶する周波数誤差信号記憶部と、周波数誤差信号に基づいて動作クロック信号の周波数を制御する動作クロック生成部と、周波数誤差信号記憶部が記憶する周波数誤差信号の値に基づいて、動作クロック生成部が生成する動作クロック信号をスペクトラム拡散させて変動させるＳＳＣＧ部と、を備えている。 （もっと読む）

【課題】例えば、遅延クロックの位相と基準クロックの位相とを同期させるためのロック時間を低減する。
【解決手段】１つの実施形態によれば、ディレイチェーン、複数の位相比較器、制御部を有するＤＬＬ回路が提供される。ディレイチェーンでは、複数段の遅延素子が直列に接続されている。複数段の遅延素子は、基準クロックに対して互いに異なる遅延量のクロックを発生させる。複数の位相比較器は、基準クロックをそれぞれ受けるとともに、複数段の遅延素子における互いに異なる段の遅延素子からクロックを受ける。制御部は、複数の位相比較器による比較結果に基づいて、複数段の遅延素子のうち基準クロックに対して位相が同期するクロックを発生させる段数を決定する。制御部は、遅延クロックを出力するように、その決定された段数に基づいて複数段の遅延素子における出力段数を選択する。遅延クロックは、基準クロックが要求に応じた遅延量で遅延されたクロックである。 （もっと読む）

【課題】 段数切替型の遅延回路において、段数切替時に発生するハザードを抑制する。
【解決手段】 本発明の段数切替型の遅延回路は、段数切替前後で遅延回路の内部ノードの論理状態が変化しないように、遅延のための経路として選択されていない段に遅延回路の入力が接続されている。これにより、遅延回路のハザードの発生を抑制することができ、ひいては遅延回路を備えるＤＬＬ回路や半導体装置の論理規模を低減でき、低消費電力化に寄与し、また、半導体装置の処理速度を向上させることができる。 （もっと読む）

【課題】ＤＬＬ回路の調整を素早く完了する。
【解決手段】第１のクロック信号（図２のＣＬＫＩＮ）を遅延させて第２のクロック信号（図２のＬＣＬＫ）を生成する遅延部（図２の３３、３４が相当する）と、第１のクロック信号と、第２のクロック信号をさらに遅延した信号（図２のＲＣＬＫ）との位相を比較する位相比較回路（図２の３６）と、遅延部の遅延量を決定するカウント値を遅延部に出力すると共に、位相比較回路の位相比較結果に応じてアップダウンするカウンタ回路（図２の３７）と、初期設定動作時において、第１のクロック信号の周期を検知し、検知した周期に応じたカウント値の初期値をカウンタ回路に対して出力する初期遅延量制御回路（図２の３０）と、を備える。 （もっと読む）

【課題】Ｔｒａｃｋｉｎｇバンクの最小１ｂｉｔ以下の周波数分解能を実現でき、かつＣ／Ｎ特性の劣化を防止できるＰＬＬ回路を提供することを目的とする。
【解決手段】ＰＬＬ回路１０１は、デジタル信号の値で周波数を離散的に調整し、微小周波数を１のアナログ信号の電圧値で調整し、所望の周波数の出力信号を出力する発振器１０と、基準信号と発振器１０の出力信号との位相差及び周波数差を表すデジタル値を出力する比較器１１と、比較器１１の出力するデジタル値を複数のデジタル信号として出力するループフィルタ４４と、ループフィルタ４４が出力する前記デジタル信号のうち発振器１０で微小周波数の調整に対応する１のデジタル信号が直接入力され、入力されたデジタル信号をアナログ信号に変換するデジタルアナログ変換器１３と、デジタルアナログ変換器１３からのアナログ信号の高周波成分を除去するローパスフィルタ１４と、を備える。 （もっと読む）

【課題】レプリカ回路の精度を抜本的に向上する。
【解決手段】半導体装置１０は、少なくともフィードバッククロック信号ＲＣＬＫ１に基づいて外部クロック信号ＣＫ，／ＣＫを遅延させてなる内部クロック信号ＲＬＣＬＫを出力するＤＬＬ回路７０と、内部クロック信号ＲＬＣＬＫに同期してデータを出力する複数の出力バッファ６４ａと、出力バッファ６４ａのレプリカであり、内部クロック信号ＲＬＣＬＫに同期してフィードバッククロック信号ＲＣＬＫ１を生成し、ＤＬＬ回路７０に供給する出力レプリカ７３と、ＤＬＬ回路７０から内部クロック信号ＲＬＣＬＫを受け、複数の出力バッファ６４ａ及び出力レプリカ７３に伝送するクロックツリー７２とを備え、クロックツリー７２は、それぞれＤＬＬ回路７０から複数の出力バッファ６４ａ及び出力レプリカ７３に至る内部クロック信号ＲＬＣＬＫの複数の伝送経路の信号線負荷が互いに実質的に等しくなるよう構成される。 （もっと読む）

【課題】再開トリガ信号を生成できないことによってリードデータの出力タイミングと外部クロック信号の同期が外れてしまうことを防止する。
【解決手段】ＤＬＬ回路１００には、当該ＤＬＬ回路１００を初期起動させるリセット信号ＲＥＳＥＴと、内部クロック信号ＬＣＬＫの内部クロック信号ＩＣＬＫに対する遅延量の制御を当該ＤＬＬ回路１００に再開させる再開トリガ信号ＲＥＳＴＡＲＴとが入力され、ＤＬＬ回路１００は、リセット信号ＲＥＳＥＴ又は再開トリガ信号ＲＥＳＴＡＲＴが活性化されたことに応じて遅延量の制御を開始し、リセット信ＲＥＳＥＴ号が活性化された後再開トリガ信号ＲＥＳＴＡＲＴが活性化される前には、当該ＤＬＬ回路１００のロック後にも遅延量の制御を継続し、再開トリガ信号ＲＥＳＴＡＲＴが活性化された後には、当該ＤＬＬ回路１００のロックに応じて遅延量の制御を停止する。 （もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）

【課題】シリアルインタフェース回路におけるＣＤＲ回路の位相追従機能を、ループバックテストによって検査する。
【解決手段】本発明による半導体装置において、ＰＬＬ回路２は、周波数変調された参照クロック１に基づいて、受信用クロック２１及び送信用クロック２２を生成する。シリアライザ３は、送信用クロック２２に応じたタイミングでパラレルデータ３３をシリアル化して出力する。ＣＤＲ回路８は、受信用クロック２１に基づいて、受信データ２０に対するクロックデータリカバリを実行し、再生データ２４を生成する。デシリアライザ１４は、再生データ２４をパラレル化する。ループバック回線１９は、シリアライザ７から出力されたシリアルデータ１８を、受信データ２０としてＣＤＲ回路８に入力する。 （もっと読む）

【課題】データ信号とクロック信号との位相関係を適応的に制御できる信号多重化回路を提供する。
【解決手段】信号多重化回路は、第１のクロック信号の第１の位相位置に同期したデータ遷移をする第１のデータ信号と第１のクロック信号の第１の位相位置から１８０度位相がずれた第２の位相位置に同期したデータ遷移をする第２のデータ信号とを受け取り、第２のクロック信号に応じて第１及び第２のデータ信号を順次選択して出力するセレクタ回路と、第１及び第２のデータ信号と第１及び第２のクロック信号とに基づいて、第２のクロック信号とデータ遷移との位相関係を示す位相制御信号を出力する位相検出器と、位相制御信号に応じて位相関係を制御する位相制御器とを含む （もっと読む）

【課題】ローカルオシレーターから出力された信号の位相補正方法を提供する。
【解決手段】方法は、同位相出力信号の位相と直交位相出力信号の位相との比較結果に相応するデジタルコードを発生させる。方法は、同位相出力信号の位相と直交位相出力信号の位相との差を９０°にするために、直交位相差動入力信号とデジタルコードとに応答して、同位相出力信号の位相を調節し、同位相差動入力信号とデジタルコードとに応答して、直交位相出力信号の位相を調節する。 （もっと読む）

【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。 （もっと読む）

【課題】ローカルクロック信号に同期し、入力クロック信号に基づく周波数の出力クロック信号を出力することができる位相ロックループ回路を提供することを課題とする。
【解決手段】ローカルクロック信号及び第１のクロック信号の位相を比較する第１の位相比較器（１０７）と、第１の位相比較器により出力される信号の電圧に応じた周波数の出力クロック信号を出力する電圧制御発振器（１０９）と、電圧制御発振器により出力される出力クロック信号を分周し、その分周した出力クロック信号を第１のクロック信号として第１の位相比較器に出力する第１の分周器（１１０）と、入力クロック信号及び電圧制御発振器により出力される出力クロック信号の位相を比較する第２の位相比較器（１１１）と、第２の位相比較器により出力される信号に応じて第１の分周器の分周比を制御する制御部（１１２，１１３）とを有する位相ロックループ回路が提供される。 （もっと読む）

【課題】ＤＬＬ回路のロックに要する時間を短縮する。
【解決手段】外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相差量を検出する位相差量検出回路１００と、位相差量に基づいて外部クロック信号ＣＬＫを遅延させることにより内部クロック信号ＬＣＬＫを生成する可変遅延回路２１と、内部クロック信号ＬＣＬＫを遅延させることによりレプリカクロック信号ＲＣＬＫを生成するレプリカバッファ２４とを備える。本発明によれば、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫの位相が進んでいるか或いは遅れているではなく、その位相差量に基づいて可変遅延回路２１が制御されることから、位相差量が大きい場合であっても、高速にＤＬＬ回路をロックさせることが可能となる。 （もっと読む）

【課題】チャージポンプを用いずに、出力周波数の精度を高くすることのできる自動調整発振器を提供する。
【解決手段】発振器１０は、発振回路１１、パルスカウンタ１２、充電回路１３、リセット回路１４、調整回路１５及びタイミング制御部を備えている。タイミング制御部から供給されたカウント開始信号に基づいてパルスカウンタ１２は、発振回路１１から出力される周波数ｆ０のパルス信号をカウントし、この間、出力信号Ｓ１を充電回路１３に供給する。充電回路１３は、出力信号Ｓ１が供給されている間、定電流減ＰＳ１とコンデンサＣ１とを接続し、接続ノードＮＤ１の電圧Ｖ１を上昇させる。調整回路１５は、出力信号Ｓ１の出力が終了した場合の電圧Ｖ１が、高電位基準電圧ＶＨより高い場合には、周波数ｆ０を高くする調整値を発振回路１１に供給し、低電位基準電圧ＶＬより低い場合には、周波数ｆ０を低くする調整値を発振回路１１に供給する。 （もっと読む）

【課題】ＰＶＴが変動してもジッタの増加を防止する位相混合回路及びそれを備えた遅延固定ループ回路を提供する。
【解決手段】位相制御信号に応答して第１入力信号及び第２入力信号の位相を混合し、単位位相値の自然数倍分だけの位相が可変される位相混合信号を出力する位相混合部と、ＰＶＴ変動情報を含むＰＶＴコード信号に応答して前記単位位相値を調整する位相値調整部とを備える。 （もっと読む）

【課題】短時間でロックさせることが可能なＤＬＬ回路を提供すること。
【解決手段】外部クロックＣＫと内部クロックＬＣＬＫの立ち上がりエッジの位相を比較する位相判定回路１１１と、外部クロックＣＫと内部クロックＬＣＬＫの立ち下がりエッジの位相を比較する位相判定回路１１２と、判定結果に基づいて内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジの位置を調整する調整部１２０と、内部クロックＬＣＬＫＲ，ＬＣＬＫＦのアクティブエッジの調整方向とが互いに同方向であることに応答して内部クロックＬＣＬＫＲ，ＬＣＬＫＦの調整量の一方を他方よりも大きくする制御回路１５０とを備える。これにより、位相調整しながらデューティを５０％に近づけることが可能となることから、ＤＬＬ回路のロックに要する時間を短縮することが可能となる。 （もっと読む）

【課題】簡単な回路で高データレートおよび低データレートに対応させる。
【解決手段】クロック信号ＣＬＫ０、ＣＬＫ１のエッジに係るタイミングｔ１、ｔ２、ｔ３（ただし、ｔ２＜ｔ１＜ｔ３）でサンプリングした入力データ信号ＤＡＴＡＩＮの論理値をそれぞれＤ１、Ｄ２、Ｄ３とする時、Ｄ１≠Ｄ２であるか、Ｄ１≠Ｄ３であるかを検出する検出回路１１と、検出回路１１の検出結果に基づいて、入力データ信号ＤＡＴＡＩＮの論理値の遷移タイミングがタイミングｔ２、ｔ３に一致するようにクロック信号ＣＬＫ０、ＣＬＫ１の位相を変化させるクロック発生回路１４と、を備える。 （もっと読む）

【課題】エイリアシングによるエイリアシングによる誤動作の発生が防止されたＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、ディレイライン１１０の遅延量を設定するカウンタ回路１３０と、外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相検出回路１４０と、外部クロック信号ＣＬＫに含まれるジッタ成分が所定の周波数以上であることに応答して、位相判定信号ＰＤに基づいたカウンタ回路１３０のカウント値の更新を禁止するアンチエイリアス回路２００とを備える。これにより、エイリアシングによる誤動作によって内部クロック信号ＬＣＬＫが誤った方向に連続制御されるという問題がなくなる。 （もっと読む）

【課題】安定的にジッタを低減する。
【解決手段】入力クロック信号ＣＬＫｉを電圧制御遅延回路１２を介して出力クロック信号ＣＬＫｏとして出力すると共に、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果に基づいて電圧制御遅延回路１２における遅延量を制御する。位相比較結果判定回路１５は、入力クロック信号ＣＬＫｉと出力クロック信号ＣＬＫｏとの位相比較結果を所定の期間に亘って積算し、積算結果の分布に基づいて遅延量を制御する。 （もっと読む）