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Fターム[5J106DD31]の内容

発信器の安定化、同期、周波数シンセサイザ (26,591) | 構成−副構成 (4,863) | デジタル回路 (2,545)

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【課題】本発明は、発振器が出力する出力信号の1周期に小数分周の分解能つまり位相の分解能が依存しないTDCを提供することを目的とする。
【解決手段】本発明は、直列に接続され入力端で発振器が出力する出力信号CKVを入力される複数の遅延素子21と、複数の遅延素子21が出力する複数の遅延クロック信号を、PLL回路が入力される基準信号FREFのエッジタイミングでそれぞれラッチする複数のラッチ回路22と、直列接続された複数の遅延素子21の入力端で入力される出力信号CKVと、直列接続された複数の遅延素子21の出力端で出力される出力デジタル信号が、エッジタイミングを等しくするように、複数の遅延素子21の遅延時間を調整する遅延時間調整回路32と、を備えることを特徴とするTDC2である。 (もっと読む)


【課題】ループ内の無駄時間を補償し、所望の特性を取得可能なPLL回路を提供する。
【解決手段】メインパス110は、入力段に配置され、入力信号と実信号との位相検出を行うフェーズディテクタ111と、フェーズディテクタの出力側に配置され、ループの応答特性を決めるためのループフィルタ113と、ループフィルタの出力信号に応じた周波数で発振し、発振信号を実信号としてメイン帰還パスに出力する制御発振器114と、を含み、ローカル帰還パス130は、ループフィルタの出力が入力され、制御発振器のレプリカとして機能するレプリカ部131と、レプリカ部の出力を一巡無駄時間分遅延させる遅延部132と、遅延部の入力信号と出力信号の差分を得る第1の減算器133と、第1の減算部の出力信号からループフィルタ中の内部信号を定数倍した信号を減算し、ループフィルタの入力側に出力する第2の減算器136と、を含む。 (もっと読む)


本発明は、デジタルフィルタ回路(digital filter)とデジタル制御発振器(DCO;digitally controlled oscillator)を用いて回路全体をデジタル回路化したクロック・データ復元機に関するものであり、本発明に係るデジタル制御発振器は、複数個のインバータチェーンを備えており、それぞれのインバータに電源電流を供給する電源電圧とインバータの間に可変抵抗スイッチングマトリックスを構成して供給電源を変化させ、発振周波数をチューニングする。
ここで、可変抵抗スイッチングマトリックスは、PMOSトランジスタ配列を用いて具現化するものの、低いレベルでの周波数チューニングステップと高いレベルでの周波数チューニングステップを互いに均等化するために、スイッチングマトリックスの列と列の間に垂直抵抗を追加挿入している。また、ジッタ発生問題を解消するために、第1シグマデルタモジュレータを用いてディザリング回路を具現化しており、セグメントサーモメーター方式を適用して少ない個数のルーティングラインでデジタル制御発振器をチューニングしている。
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【課題】より迅速な固定完了時間を有し、半導体集積回路の高速化実現をより効率的に支援するDLL回路およびその制御方法を提供する。
【解決手段】本発明のDLL(Delay Locked Loop)回路は、基準クロックと動作開始信号に応答して初期動作信号を生成する初期動作設定手段と、前記初期動作信号、位相比較信号、および初期設定コードに応答して遅延制御コードを生成するシフトレジスタと、前記初期動作信号および前記遅延制御コードに応答して前記基準クロックまたはフィードバッククロックを遅延させ、複数の単位遅延クロックを生成する遅延ラインと、前記基準クロックと前記複数の単位遅延クロックに応答して前記初期設定コードを生成する初期遅延モニタリング手段とを含むことを特徴とする。 (もっと読む)


【課題】カットオフ周波数をアダプティブに制御する。
【解決手段】CDR回路40には、位相検出器1、シリアル−パラレル変換器2、デジタルフィルタ3、位相制御器4、位相補間器5、積分器6、マルチプレクサ7、及びマルチプレクサ8が設けられる。積分器6は、デジタルフィルタ3で計算されたアーリィ(Early)信号[0:n]−レート(Late)信号[0:n]の符号の情報信号である出力信号SFを入力し、この信号を一定期間Mでモニターし、遅延要素と加算器とを用いて周波数ジッタとして積分する。CDR回路40は、デジタルフィルタの閾値と位相補間器の位相ステップを最適な値に変更して、カットオフ周波数をアダプティブに制御する。 (もっと読む)


【課題】オシレータの振動周波数の調節を可能とさせ、それにより効率的な態様で且つ顕著なダンピング無しで振動周波数の選択的変更を達成する。
【解決手段】オシレータの振動周波数の調節、特に回路装置によるPLLオシレータのデジタル粗調節に関するものである。回路装置は少なくとも一対のコンデンサ(C,C′)を有しており、その第一端子はオシレータと接続しており、且つ第二端子は、コンデンサ対(C,C′)をオシレータの振動回路内に組込むためにスイッチング装置によって第一基準電位(vss)と選択的に接続させることが可能である。尚、回路装置は、第一基準電位(vss)との該第二端子の選択的接続のための第一FETs(T1,T1′)、互いに第二端子を接続するための第二FET(T2)、及び第一基準電位(vss)とは異なる第二基準電位(vdd)との第二端子の夫々の接続のための第三FETs(T3,T3′)を有している。 (もっと読む)


【課題】遅延同期回路において、定常位相誤差を発生させることなく遅延同期ループの誤動作を回避することができる技術を提供する。
【解決手段】遅延同期回路において、遅延同期ループ(DL)1の外に制御回路(CNT)2を設け、遅延同期ループ1の位相比較において、基準信号(Fr)と出力信号(Fo)の位相比較の対応関係が設定周期分ずれるように、制御回路2から遅延同期ループ1に制御信号(S)を出力する。 (もっと読む)


【課題】搬送波の振幅を変調する方式の通信システムにおける受信装置において、タイミング再生の信頼性を向上させることができるタイミング再生回路を提供する。
【解決手段】搬送波の振幅を変調することにより作成された伝送信号を受信し該受信信号をn倍のオーバーサンプリングにより取り込んでディジタル信号に変換するAD変換器40を備える受信装置において、AD変換器40の出力からタイミング情報を抽出してクロック信号を再生するタイミング再生回路が、AD変換器40の出力を、m倍(1<m<n)のオーバーサンプリング状態にまで間引くデシメーションフィルタ50と、その出力から位相差についての情報を計算する位相差情報計算部64と、その出力を平均化するループフィルタ70と、その出力に基づいてAD変換器40によるサンプリングを制御するクロック信号を生成する発振器80と、を具備するように構成される。 (もっと読む)


【課題】プロセスの振れ,温度や電圧等の変動による出力データのホールド時間の振れに対して、そのタイミング調整を容易に行い、安定した動作を確保し得る信号位相調整機能を備えた半導体装置を提供する。
【解決手段】外部入力信号の入力に対して入力信号と位相同期した出力信号を出力する入力−出力間での信号位相調整機能を備えた半導体装置において、外部からの入力信号である第1信号と入力信号を所定の遅延量で遅延させてなる第2信号との間で位相の同期をとる位相調整手段と、装置内部から外部への出力信号を遅延させる出力信号遅延手段であって、位相調整手段において両信号間で位相の同期がとられた時点で用いられる制御信号に基づき、出力信号に対して付与される遅延量を調整する出力信号遅延手段と、を設ける。 (もっと読む)


【課題】デジタル制御方法とアナログ制御方法を混合して動作範囲を極大化する、デジタルとアナログ制御を用いた電圧制御遅延ラインの遅延セル回路を提供する。
【解決手段】本発明は、差動入力クロック信号が印加される差動入力トランジスタと、電源供給端に一方端が接続され、アナログ制御電圧に応答してファイン遅延量を調節するためのアナログ制御トランジスタ部と、前記アナログ制御トランジスタ部と前記差動入力トランジスタとの間に接続され、デジタルコードに応答してコース遅延量を調節するためのデジタル制御トランジスタ部とを備える。 (もっと読む)


振幅を有するアナログ信号(AS)を、当該アナログ信号(AS)が導出されるビット列を表すデジタル信号(DS)に変換することができるビット検出装置が開示される。ビット検出装置は、量子化されたアナログ信号とクロック信号Cとの間の位相差を検出する位相検出器を有する。位相差は、AD変換器によってサンプリングされる。前記位相差が低周波信号であるので、AD変換器は、比較的遅いレートでサンプリングすることができる。サンプリングされた位相差は、位相信号PHを出力するデジタルPLLに供給される。位相信号及び量子化されたアナログ信号は、前記デジタル信号(DS)を再現するために用いられる。本発明は、前記ビット判断ユニットが更に、−クロック信号CSH2を用いて前記出力信号Sをサンプリングすることができる少なくとも1つの追加のサンプル及び保持ユニットSHであって、前記クロック信号CSH2の周波数はクロック信号CSH1の周波数に等しく、前記クロック信号CSH2の位相は、前記クロック信号CSH1の位相とは大幅に異なる、サンプル及び保持ユニットSHと、−前記のサンプル及び保持ユニットSH又はSHのサンプルを出力するための出力ユニットであって、前記位相信号PHが前記位相差ΔPは第1の領域にあることを示すときには前記サンプル及び保持ユニットSHのサンプルが出力され、前記位相信号PHが前記位相差ΔPは第2の領域にあることを示すときには前記追加のサンプリング及び保持ユニットSHのサンプルが出力される、出力ユニットとを有することにより特徴付けられる。これは、位相ジッタがある場合に発生するビットエラーの変更が低減されるという利点を有する。
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受信用VCO(250)と送信用VCO(240a,240b)と中間周波数用VCO(230)のうち少なくとも1つのVCOが変復調回路と共に1つの半導体チップ上に形成された通信用半導体集積回路において、オンチップのVCOを複数の周波数帯で動作可能に構成し、また該VCOの発振周波数を測定する回路(22)および測定された値を記憶する記憶回路(18)と該記憶回路に記憶されている測定値と外部からの設定値とを比較して上記VCOの使用周波数帯を決定する回路(19)を設けるとともに、該記憶回路の記憶データを外部へ読出しまた外部から書き込むことができるように構成した。
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