【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】再生クロックを出力する第１の発振回路と、第１の発振回路と同一周波数のクロックを出力する第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第１〜第２の発振回路の回路間ばらつきによる発振周波数のずれを調整する回路間ばらつき調整信号Ｃを入力する端子と、周波数制御信号Ａと回路間ばらつき調整信号Ｃを加算する加算器とを備え、第１〜第２の発振回路はそれぞれ１つの制御端子を備え、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に加算器の出力信号を入力する構成とする。 （もっと読む）

【課題】ＰＬＬ回路のデッドロック状態になることを防止する
【解決手段】閾値判定部１３ａは、制御電圧の高低を示す制御信号を生成する。制御部１３ｂは、制御信号に応じた制御値を出力し、制御値が発振周波数の上限および下限について最も高い対応関係を示す場合において制御信号が高を示すとき、および制御値が発振周波数の上限および下限について最も低い対応関係を示す場合において制御信号が低を示すときのいずれか一方を満たす際、所定の制御値を出力する。発振器１３ｃは、制御電圧と発振周波数との対応関係が発振周波数の上限および下限が異なるように複数定められていると共に対応関係が複数の制御値と対応付けられており、制御値が示す対応関係における制御電圧に応じた発振周波数を有する出力信号を出力する。 （もっと読む）

デジタル位相同期ループ（ＤＰＬＬ）は、ＤＣＯ出力信号及び基準クロックを受信し及びデジタル値の第１のストリームを出力する時間−デジタル変換器（ＴＤＣ）を含む。ＴＤＣを高レートでクロックすることによって量子化雑音が低減される。ダウンサンプリング回路は、第１のストリームを第２のストリームに変換する。第２のストリームは、ＤＰＬＬの制御部が電力消費量を低減させるためにより低いレートで切り替わることができるようにＤＰＬＬの位相検出加算器に供給される。従って、ＤＰＬＬは、マルチレートＤＰＬＬと呼ばれる。制御部によって出力されたデジタルチューニングワードの第３のストリームは、ＤＣＯをより高いレートでクロックし、それによってデジタルイメージを低減させることができるようにＤＣＯに供給される前にアップサンプリングされる。受信機用途においては、アップサンプリングは行われず、ＤＣＯはより低いレートでクロックされ、それによって電力消費量をさらに低減させる。
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【課題】適切な動作モードとすることができなかった。
【解決手段】それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路と、複数の基準クロックをそれぞれ所定の値で分周した複数の分周クロックを出力する多相分周回路と、複数の基準クロックのいずれか１つ、もしくは、複数の分周クロックのいずれか１つのうちのどちらかを選択し、その選択したクロックを選択クロックとして出力する選択スイッチ回路と、選択クロックを動作クロックとし、周波数制御入力データの値に応じて周波数が変動する出力クロックと、出力クロックと周波数制御入力データの値に応じて計算される理想位相との位相差を示す遅延量データとを出力するデジタルＶＣＯと、遅延量データに応じて複数の分周クロックのうち１つに同期した出力クロックを選択して出力する選択回路と、を有するＰＬＬ回路。 （もっと読む）

【課題】インパルス状の外乱が生じる環境でも、精度の良い周波数同期を確立することができる周波数同期装置を得ること。
【解決手段】再生周波数を受信信号に同期させる周波数同期制御を行う周波数同期装置であって、受信信号に基づいて周波数偏差を求める周波数偏差検出部２と、周波数偏差の時間変化量を算出する差分部３と、時間変化量に基づいて、前記周波数偏差を周波数制御値として用いるか否かを示す制御値選択信号を生成する観測部６と、制御値選択信号が周波数偏差を周波数制御値として用いないことを示す値であった場合には、過去の周波数制御値に基づいてその時点での周波数制御値の推定値である推定制御値を求め、求めた推定制御値を周波数制御値として選択するホールド部７と、を備える。 （もっと読む）

【課題】安定した位相同期ループを構成できない。
【解決手段】本発明は、第１、第２のクロック信号をカウントする第１、第２のカウンタと、第１のクロック信号を遅延させた第１、第２の遅延クロック信号を生成する遅延クロック生成回路と、第１のクロック信号及び第１、第２の遅延クロック信号のそれぞれで第２のカウンタのカウント値をサンプリングするサンプル回路と、第１、第２のクロック信号を所定の数で分周した第３のクロック信号との位相差と、サンプリングしたカウント値に応じ、そのサンプリングしたカウント値のうち１つを選択する選択回路と、第１のカウンタ及び選択回路が選択したカウント値に応じて第１、第３のクロックとの位相差を演算する位相誤差演算回路と、位相誤差演算回路の演算結果に応じて第２のクロックを出力するデジタル制御発振器とを有するデジタルフェーズロックドループ回路である。 （もっと読む）

【課題】デジタルロック検出装置及びこれを含む周波数合成器を提供すること。
【解決手段】本発明の一側面は、複数の制御ビートの入力を受け、複数の制御ビートのロッキング（Ｌｏｃｋｉｎｇ）の可否を通報するビート信号を生成し出力する比較部と、ビート信号から複数の遅延信号を生成した後、複数の遅延信号とビート信号を結合して１つのクロック信号を出力する遅延セルブロックと、クロック信号の遷移時点を検出し、その検出結果を反映するロック表示信号を生成する検出部を含むデジタルロック検出装置及びこれを用いた周波数合成器を提供することができる。 （もっと読む）

２ポイント変調をサポートするデジタル位相同期ループ（ＤＰＬＬ）が説明される。１つの設計において、ＤＰＬＬは、位相デジタル変換器、ループ内で動作するループフィルタ、ローパス変調パスのための第１の処理ユニットおよびハイパス変調パスのための第２の処理ユニットを含む。第１の処理ユニットは、入力変調信号を受信し、位相デジタル変換器の後でループフィルタより前のループの内部の第１のポイントに対して第１の変調信号を供給する。第２の処理ユニットは、入力変調信号を受信し、ループフィルタより後のループの内部の第２のポイントに対して第２の変調信号を供給する。第１の処理ユニットは、周波数を位相に変換するために入力変調信号を累算するアキュムレータを含み得る。第２の処理ユニットは、可変利得で入力変調信号をスケールするスケーリングユニットを含み得る。 （もっと読む）

【課題】ＬＰＦ出力の変化に対するロック周波数の変化量のゲイン設定のばらつきの抑制でジッタ精度をより向上できるＤＬＬ回路の提供。
【解決手段】遅延クロックを生成する遅延回路１０１と、遅延クロックと入力クロックの位相差信号を出力する位相比較回路１０と、位相差信号対応の位相差電圧を出力するチャージポンプ回路２０と、チャージポンプ回路出力の高周波成分を除去するローパスフィルタ回路３０と、ローパスフィルタ回路の出力電圧を電流に変換する第１電圧−電流変換回路４０及び基準電圧Ｖｒｅｆを電流に変換する第２電圧−電流変換回路５０を含み、第１電圧−電流変換回路の出力電流から第２電圧−電流変換回路の出力電流を減算した結果を変換した電圧とオフセット電流Ｉｄを変換した電圧とを含み、位相差電圧が基準電圧より小の場合、オフセット電流を変換した電圧を制御電圧Ｖｃｏｎｔとして遅延回路に出力する遅延制御回路１０２と、を備える。 （もっと読む）

【解決手段】一つのインバータ遅延より小さいインバータ遅延の高分解能を含む時間デジタル変換器（ＴＤＣ）が記載されている。デザイン例において、ＴＤＣは、第１及び第２の遅延パス、遅延ユニット、及び位相演算ユニットを含んでいる。第１の遅延パスは、第１の入力信号及び第１の参照信号を受信し、第１の出力を供給する。第２の遅延パスは、第２の入力信号及び第２の参照信号を受信し、第２の出力を供給する。遅延ユニットは、例えば半分のインバータ遅延によって、第１の入力信号に対して第２の入力信号を遅延する、または第１の参照信号に対して第２の参照信号を遅延する。位相演算ユニットは、第１及び第２の出力を受信し、入力信号及び参照信号間の位相差を供給する。構成は、前記第１及び第２の遅延パスについての正確なタイミングを得るために実行され得る。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＧＰＳ受信機２１ａからケーブル１０１を介して出力された１ＰＰＳ信号がＰＬＬ回路２２ｂに供給される。予備側に入力された１ＰＰＳ信号は、ケーブル１０１と遅延量が等しいケーブル１０２を介して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＧＰＳ受信機２１ａからの１ＰＰＳ信号と、予備側に出力して戻された１ＰＰＳ信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】発振器の位相雑音を低減し、位相同期ループの消費電力および位相雑音を低減する。
【解決手段】発振器は、共振回路の容量値に応じて発振周波数が可変する構成であって、外部から入力する外部クロックと設定データに応じて、オーバーフロー信号を間欠的に出力するアキュムレータ１１と、オーバーフロー信号の間欠入力に応じてオン・オフするスイッチ１２と、スイッチ１２を介して共振回路に接続される固定容量値を有する容量素子Ｃ２とを備え、設定データに応じて間欠的に出力されるオーバーフロー信号の入力によりスイッチ１２がオンとなるオン時間における発振周波数と、オーバーフロー信号が入力されないときにスイッチ１２がオフとなるオフ時間における発振周波数との間で、オン時間とオフ時間の時間割合に応じた平均発振周波数を可変させる。 （もっと読む）

【課題】演算処理能力の低い安価なＣＰＵを用いても、ホールドオーバー時における位相差を抑制して、保守作業の時間的制限等の自走発振に係わる課題を解決することができる基準信号発生装置を実現する。
【解決手段】制御部１０は、１ＰＰＳが入力されている間に同期型制御電圧信号のレベルを経時的に観測し、記憶する。制御部１０は、リファレンス信号の入力断を検出すると、自走用第１制御電圧信号を生成し、電圧制御発振器１４へ与える。また該自走用第１制御電圧信号を用いて前記電圧制御発振器を制御している期間において、自走用第２制御電圧信号の算出を開始する。そして前自走用第２制御電圧信号の記算出が完了し次第、自走用制御電圧補正値を算出し、位相差を相殺しながら制御を続ける。以後、Ｈ．Ｏ．が終了するまで、自走用第Ｎ制御電圧信号の算出を繰り返し、高精度な基準周波数信号を発生させる。 （もっと読む）

【課題】基準信号の周波数の実数倍の周波数を持ちジッタの少ないデジタル信号を整数ＰＬＬとデジタル回路のみを用いて生成する。
【解決手段】実数である周期指定値をデルタ・シグマ変調器を通してジッタの低周波成分を抑制した整数分周数列を発生させ、その分周数列で基準信号を分周する。その分周出力信号に対して整数ＰＬＬによりジッタを除去することにより所望の信号を得る。また、前記デルタ・シグマ変調器では、分周器出力において理想的な信号の立ち上がりのタイミングと実際の立ち上がりのタイミングの誤差を算出し、その誤差に対してデジタルフィルタを通して分周数にフィードバック補償を行う。 （もっと読む）

【課題】周波数誤差が生じているときでも±１８０度を越える位相誤差の検出を可能とし、ＰＬＬの安定性を向上させることができる位相誤差検出装置を提供する。
【解決手段】アナログ入力信号をサンプリングクロックに基づいてＡＤ変換してデジタル再生信号を生成するＡＤ変換部１の出力より位相誤差を検出する位相誤差検出装置は、ＡＤ変換部１の出力より前記位相誤差を生成する位相誤差生成部２と、位相誤差を補正する位相誤差補正部３とを含み、位相誤差補正部３は、過去の位相誤差により位相誤差検出範囲を決定し、位相誤差生成部２が生成した位相誤差が位相誤差検出範囲外であった場合に当該位相誤差を補正する。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】従来のＡＤＰＬＬ回路では、出力クロックにデューティ劣化がある場合、最終的に導き出される位相差に大きな誤差が生じてしまう。
【解決手段】第１クロックをカウントする第１カウンタと、第２クロックを分周した第３クロックをカウントする第２カウンタと、第３クロックの遅延クロックと第１クロックを比較した第１比較結果と、第１クロックの遅延クロックと第３クロックを比較した第２比較結果とに応じ第１、第３クロックの相対的位相差を検出する第１位相検出器と、第２クロックの周期を測定する第２位相検出器と、第２位相検出器の検出結果により第１位相検出器の検出結果を正規化した値と、第１、第２カウンタの値とに応じて第１、第３クロックとの位相差を演算する位相誤差演算部と、位相誤差演算部の演算結果に応じ第２クロックを出力するＤＣＯとを有するデジタルＰＬＬ回路。 （もっと読む）

【課題】高性能位相検出器は、プログラムで制御できる周波数および位相を有するデジタル基準信号を生成する局部デジタルオシレータを含む。
【解決手段】位相検出器は、デジタル基準信号とサンプリングされた入力信号の間の位相差を蓄積し、位相誤差の指標を作る。位相検出器は、周波数合成器において用いられ、低位相ノイズおよび正確な位相制御で信号を発生することができる利点がある。さらに、この種類のシンセサイザは、低ジッタのクロックおよび波形を生成するＡＴＥシステムおよび他の電子システムにおいて、ビルディングブロックのように用いられる。 （もっと読む）

【課題】設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。
【解決手段】デジタル値で表される発振制御信号に基づく発振周波数の発振信号を出力する発振回路と、搬送波周波数が基準周波数で除算された分周比と動作モードを規定する制御信号とが入力され、分周比を制御信号に基づいて設定された整数値で除算する第１ビットシフト部と、発振信号に基づく信号と制御信号とが入力され制御信号に基づいて設定された整数値により発振信号に基づく信号を分周する第１分周部と、基準周波数信号の各周期において第１累積加算値と第２累積加算値および累積位相の小数部とを比較し位相比較信号を出力する位相比較部と、位相比較信号を制御信号に基づく任意の収束値に収束させ発振制御信号を出力するデータ変換部とを備える位相同期回路が提供される。 （もっと読む）

適応遅延マッチングとともに２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）が記述される。ＤＰＬＬは、それぞれ、発振器の周波数および／または位相の広帯域および狭帯域の変調をサポートするハイパスおよびローパス変調パスを含む。ＤＰＬＬは、他の変調パスの遅延と合わせるためにある変調パスの遅延を適応して調整することができる。ある設計において、ＤＰＬＬは、２つの変調パスのうちの一つに、可変遅延を提供する適応遅延ユニットを含む。適応遅延ユニット内で、遅延計算ユニットは、２つの変調パスに適用される変調する信号と、ＤＰＬＬにおける位相エラー信号とに基づいて、可変遅延を決定する。補正器は可変遅延の小数部分を提供し、プログラマブル遅延ユニットは可変遅延の整数部分を提供する。 （もっと読む）