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Fターム[5J106DD44]の内容

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Fターム[5J106DD44]に分類される特許

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【課題】自走DAC値と実測の同期DAC値との誤差を取得して、当該誤差に応じた動作及び処理の検証を行える基準信号発生装置を実現する。
【解決手段】制御部10は、推定誤差検出タイミングTv(n)の時点で、直前の推定タイミングTe(m)から推定誤差検出タイミングTv(n)までの期間の実測した同期DAC値を読み出すととともに、推定タイミングTe(m)に算出された推定曲線201に対応する演算用関数および演算用係数を用いて各実測の同期DAC値に対応する自走DAC値を算出する。制御部10は、実測の同期DAC値と自走DAC値とを差分することで、誤差を検出するとともに、誤差の積算値である位相差を算出する。これら誤差や位相差は、推定曲線の精度の指標となるので、当該誤差や位相差を用いることで、自走DAC値に対する各種の検証が可能となる。 (もっと読む)


【課題】、目的周波数の基準信号の異常を、確実且つ正確に検出することができる基準信号発生装置を実現する。
【解決手段】基準信号発生装置1は、位相比較器11、ループフィルタ12、電圧制御発振器13、分周器14からなるPLL回路を備える。基準信号発生装置1の波数計測部15は、PLL回路の調整用タイミング信号に基づく期間での復調用基準周波数信号の波数をカウントし、期間毎のカウント値を異常発振検出部16へ出力する。異常発振検出部16は、調整用タイミング信号の元となる基準信号と復調用基準周波数信号との仕様周波数範囲の関係に基づいて設定される正常発振カウント値範囲を予め記憶している。異常発振検出部16は、波数計測部15から取得したカウント値が正常発振カウント値範囲内に無ければ異常発振として検出し、外部へ通知する。 (もっと読む)


【課題】ディジタル制御される発振器を有するPLL回路において、ループ利得を切り替える際に生じるオフセットを補償し、高速にロックさせることが可能なPLL回路を提供すること。
【解決手段】基準周波数の各周期において、ディジタル値に変換された分周比の累積加算値と、ディジタル値を用いて制御される発振器からの発振信号の累積加算値とを比較する位相比較部と、利得を可変させる可変利得増幅部を備え、位相比較部の出力を任意の設定値に収束させるデータ変換部と、位相比較部の出力を用いて可変利得増幅部の利得の変化によって生じるオフセットを検出するオフセット検出部と、オフセット検出部で検出されたオフセットを、可変利得増幅部の利得が変化するタイミングで補償するオフセット補償部と、を含む、PLL回路が提供される。 (もっと読む)


ディジタル位相ロックループ(DPLL)において信号の累算された位相をディジタル値に変換するための技術。模範的な実施形態では、信号が、分周器比Nで信号の周波数を分割するN分割モジュールと対にされる。分割された信号は、分割された信号の立ち上がりエッジと基準信号の立ち上がりエッジとの位相差を測定するデルタ位相−ディジタル変換器へ入力される。累算された分周器比群と較正された位相差群とが合算され、累算されたディジタル位相が生成される。シグマ−デルタ変調器を用いて分周器比Nを変える更なる技術が示される。
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【課題】発振器毎の変換利得を吸収し、いずれの発振器を用いても発振周波数を安定して収束させることができる、優れたPLL回路を提供する。
【解決手段】ビット・シフト量演算部は、ディジタル制御発振器の変換利得の概算値と、位相比較器の出力の下限値及び上限値に相当するデータ変換部の出力の下限値及び上限値に基づいて、当該PLLを収束させるために必要なビット・シフト量nを決定する。ビット・シフト回路は、ディジタル制御発振器へのディジタル制御データに対し、当該帰還ループを収束させるために必要となるビット・シフト量を与える。 (もっと読む)


【課題】
USB2.0規格などの高速シリアル通信に用いるクロック・データ・リカバリ回路に関し、受信データの取り込みエラーを防止し、かつLSI化に適した回路を提供する。
【解決手段】
周期T1のクロックをN分割したT2単位でずらしたN相のクロックを出力する手段6、シリアル転送された信号をT2毎にサンプリングしてT1毎にNビットパラレルデータに変換する手段4、その出力データをデジタル処理してNビットパラレルデータに変換する手段で、またデータ変化点を示すNビットパラレルデータに変換する手段8、変化点を示すデータを位相情報入力として前記デジタル処理されたデータのデータ変化点の略中間位置を示すデータを出力する手段10、その出力データが示したビット位置に対応する前記デジタル処理されたデータを復元データとする手段12を備える。前記デジタル処理は、移動平均処理、デューティずれ補正処理とすることができる。 (もっと読む)


【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号S1が入力される直列に接続された第1の遅延素子1011〜101Nと、信号S2が入力される直列に接続された第2の遅延素子1021〜102Nと、各々の第1の遅延素子の出力が与えられ、各々の第2の遅延素子の出力をクロックとするラッチ回路1031〜103Nと、前記ラッチ回路の出力値に基づいて信号S1のパルス幅を示すデジタルコードPWmを算出して出力するデコーダ回路104と、デジタルコードPWmと所定のデジタルコードPWrとを比較し、比較結果を出力する比較器105と、前記比較結果に基づいて前記第1及び第2の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路106と、を備える。 (もっと読む)


【課題】 グローバルPLLベース・タイミング・リカバリ・ループの遅延補償方法及びシステムを提供する。
【解決手段】 一実施形態のシステムは、個々のチャネルに関連する誤差信号をそれぞれ受け取る複数の入力を備えたグローバルPLL回路と、前記グローバルPLL回路と結合された遅延補償回路と、を含む。一実施形態の方法は、個々のチャネルにそれぞれ関連する複数の誤差信号を受け取るステップと、前記誤差信号に1つ又は複数の遅延補償信号を適用するステップと、前記チャネルのそれぞれに関する位相誤差出力信号を出力するステップと、を含む。
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【課題】専用の発振器を用いないボーレート発生器のように分周する周波数の誤差を許容する分周器を簡素な構成かつ高精度で実現する。
【解決手段】分周器としてのボーレート発生器1は、所定の基準クロックRCLKを分周することにより、データをサンプリングするボーレートクロックBCLKを生成する。このボーレート発生器1は、m進/m−1進ダウンカウンタ2と、カウンタ切替制御部3とを備える。m進/m−1進ダウンカウンタ2は、異なる分周比を切り替えて基準クロックRCLKを分周する。カウンタ切替制御部3は、記ボーレートクロックBCLKの正規のボーレートクロックに対する1周期毎の誤差の累積値が所定範囲を超えると、前記累積値が減少するように、m進/m−1進ダウンカウンタ2の分周比を切り替える。 (もっと読む)


【課題】VCO101の変調感度のばらつきを低減し、高速、高精度に所望の出力振幅を得ることができるPLL方式発振回路を提供する。
【解決手段】振幅検出器103は、VCO101の出力振幅を検出する。振幅制御部105は、振幅検出器103が検出したVCO101の出力振幅が所望の振幅になるように可変電流源109の電流値を制御する。LPF108は、振幅制御部105と可変電流源109との間に接続される。スイッチ107は、LPF108を振幅制御部105と可変電流源109との間に接続するか否かを切り替える。振幅制御部105は、LPF108又は切り替えスイッチ107のいずれか一方を介して、可変電流源109と接続される。 (もっと読む)


【課題】発振周波数の制御の精度を向上させる。
【解決手段】検出部11は、基準信号の入力信号に対する周波数オフセットを検出する。コード生成部12aは、検出部11による周波数オフセットの検出状況に基づいて、所定ビット数のコードと周波数オフセットおよびDAC12bが電圧制御発振器13に印加する電圧との対応関係を設定する。また、コード生成部12aは、設定した対応関係に基づいて、周波数オフセットを補正する所定ビット数のコードを生成する。DAC12bは、コード生成部12aが生成したコードと上記の対応関係に基づいて、電圧制御発振器13に電圧を印加する。電圧制御発振器13は、DAC12bにより印加された電圧に応じた発振周波数の発振信号を出力する。 (もっと読む)


【課題】安定した高周波信号を発振する発振器および位相同期回路のループ帯域補正方法を実現する。
【解決手段】基準周波数の基準信号を発生する基準信号発生部と、前記基準信号とフィードバック信号との位相差に応じた電圧を出力する位相比較部と、前記位相比較部から出力された電圧が入力され、外部制御信号により、前記位相比較部から出力された電圧のゲインを調整するループフィルタと、前記ループフィルタによりゲインが調整された調整信号に応じた周波数の出力信号を発振する電圧制御発振部と、前記出力信号を分周した分周信号を前記フィードバック信号として前記位相比較部にフィードバックする分周部とを備える。 (もっと読む)


【課題】タイミング回復のためのサイクルスリップ検出の提供。
【解決手段】タイミング回復のために制御ループ中のループフィルタLFの出力信号を使用するステップと、前記フィルタ処理後のタイミング誤差信号から平均タイミング誤差値を生成するステップと、第1の閾値を超えるサンプルの隣接するブロックの平均タイミング誤差値の変化を累積するステップとを含む。第2の閾値を超える隣接するブロックの累積した平均タイミング誤差変化がサイクルスリップとして表明され、サイクルスリップの数が許容閾値である第3の閾値によって決定される。さらに、先入れ先出しメモリFIFOがサンプル挿入または削除のために設けられ、それは、サンプル挿入またはサンプル削除が向上した信頼性を伴ってサンプル領域で行われ、サイクルスリップ検出の改善された方法が雑音および不適切に選ばれたタイミングループパラメータに対する頑健性の増強のために推奨される。 (もっと読む)


【課題】ディジタル回路で構成されるADPLLにおいて、位相差0近傍における位相差検出を改善することができる技術を提供する。
【解決手段】基準信号VREFフィードバック信号VDIVとの位相及び周波数を比較するPFDと、PFDの出力をディジタル値に変換するTDCと、TDCの出力から高周波雑音成分を除去するDLFと、DLFの出力に基づいて制御されるDCOと、DCOの出力を分周しフィードバック信号VDIVを出力するDIVによりフィードバックループが構成される。フィードバックループのいずれかの箇所にオフセット値が加算され、フィードバック信号VDIVの位相が制御され、ロック時にもTDCに0ではない値が入力される。 (もっと読む)


【解決手段】相異なる周波数クロックの組から選択された参照クロックを生成するように適合されたプログラマブル周波数デバイスを備えた装置であって、プログラマブル周波数デバイスは更に、相異なる周波数クロック間での切り替えの際に、参照クロックのトリガエッジの同じ時間的関係を維持するように適合される。装置は更に、入力信号と出力信号との間の所定の位相関係を確立するために選択された参照クロックを使用する、デジタルPLL(DPLL)のような位相ロックループを備える。相異なる周波数クロック間の切り替えの際に参照信号の同じ時間的関係を実質的に維持することで、参照クロックが変化しても、位相ロックループ(PLL)の連続且つ有効な動作は、大きくはディスターブされない。これは、装置の電力消費を制御するために使用され得る。 (もっと読む)


【課題】 広い周波数範囲が必要とされるPLL回路において、そのPLL特性を一定に保つことができるようにするとともに、そのための構成を簡単化する。
【解決手段】 VCO11と、その発振信号を1/Nの周波数に分周する可変分周回路12と、その分周信号と基準信号とを位相比較する位相比較回路13とを設ける。位相比較回路13の比較出力から分周信号と基準信号との位相差に対応してパルス幅の変化するチャージポンプ電流ICPを出力するチャージポンプ回路14と、チャージポンプ電流ICPが供給されて分周信号と基準信号との位相差に対応してレベルの変化する電圧を出力するとともに、この電圧をVCO11にその制御電圧として供給するループフィルタ15とを設ける。VCO11の発振周波数と、PLL帯域を設定するための係数との関数として、チャージポンプ電流ICPの値を計算してチャージポンプ回路14に設定する制御回路22を設ける。 (もっと読む)


位相デジタル変換器と、完全デジタル位相ロックループと、完全デジタル位相ロックループを有する装置とについて、本明細書で説明する。位相デジタル変換器は、時間デジタル変換器を駆動する位相周波数変換器を含む。時間デジタル変換器は、位相周波数変換器によって出力された位相差の絶対値と符号とを判断する。時間デジタル変換器は、タップ付き遅延線とループフィードバックカウンタとを利用して、ループ追跡プロセスによくある小さいタイミング差およびループ収集プロセスによくある大きいタイミング差の測定を可能にする。タップ付き遅延線は、基準期間の部分の測定を可能にし、基準クロックの速度に関する要件を低減することによって位相デジタル変換器のより低電力の動作を可能にする。
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【課題】ループフィルタの変化電圧範囲と電圧制御発振器との許容入力範囲を整合させるためにシフト電圧生成回路を設けるが、基準電圧電源やグランドからの電源変動が電圧制御発振器の制御入力電圧に重畳し、正確な周波数の信号を供給できない問題があった。
【解決手段】本発明の電圧制御発振器のシフト電圧生成回路は、同じ基準電圧電源から加算電圧信号と中間基準電圧信号とを作成することにより、電圧変動波形の位相を同じくし、オペアンプの差動入力にそれぞれを入力し電圧変動を除去する。また、基準電圧電源と加算電圧信号あるいは中間基準電圧信号出力との間にローパスフィルタを設け、電圧変動を抑制する。これにより、電圧変動のない制御入力電圧が電圧制御発振器に入力でき、正確な周波数の出力信号を供給可能になる。 (もっと読む)


【課題】受信マージンを拡大可能な信号再生回路を提供する。
【解決手段】例えば、クロック信号CLKa,CLKb,CLKcを生成するクロック生成部CLK_GENと、CLKaとCLKbの間、又はCLKbとCLKcの間にデータ信号Diのエッジが入り込んだ際に、位相検出信号(EARLY,LATE)を生成するクロック・データ判定部CD_JGEと、ウインドウ幅制御部WW_CTL等を設ける。CLK_GENは、この位相検出信号に基づいて、前述したDiのエッジが入り込まないように、CLKa,CLKb,CLKcの全体位相を互いの位相差を保ったままで制御すると共に、WW_CTLからの信号(Sww)に基づいて、CLKaとCLKbの位相差、およびCLKbとCLKcの位相差を制御する。 (もっと読む)


【課題】安定した位相雑音特性を高速に得ることができる発振器制御装置を提供する。
【解決手段】動作電流制御信号に基づく動作電流を供給する可変電流源14を含み、発振器調整ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器1と、前記発振信号と基準信号との間の位相差を算出し、位相差信号を出力する位相差算出部(2,3,4)と、前記デジタル制御発振器の発振周波数を設定するための周波数命令ワードと前記位相差信号との差分を平滑化して、前記発振器調整ワードを出力するフィルタ6と、前記発振器調整ワードを測定し、前記動作電流制御信号を出力する制御部7と、を備え、前記制御部は、前記動作電流の値を変化させるように前記動作電流制御信号を出力し、前記発振器調整ワードが極大値となる前記動作電流の値を抽出し、前記可変電流源が供給する動作電流がこの抽出した値となるように前記動作電流制御信号を出力する。 (もっと読む)


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