【課題】マイコン等の特別な制御回路が不要で、しかも無線送受信回路で使用する周波数に関係なく、スイッチングノイズの影響を無視できるレベルまでスイッチングノイズを軽減することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】アップ／ダウン制御回路１１は、第１クロック信号ＣＬＫＡと第１分周クロック信号ＣＬＫＢ１との周波数を比較する第１周波数比較回路１２と、第１クロック信号ＣＬＫＡと第２分周クロック信号ＣＬＫＢ２との周波数を比較する第２周波数比較回路１３の各出力信号ＵＰ及びＤＯＷＮに応じて、第２クロック信号ＣＬＫＢ２の周波数が所定の下限値から所定の上限値の間を連続的に変化しながら往復するように、発振回路２に対して、第２クロック信号ＣＬＫＢの周波数制御を行うようにした。 （もっと読む）

【課題】調整のための外部接続端子を必要とする部品や外部接続部品を必要とする部品を不要にする。
【解決手段】ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。周波数制御回路は、第２のＶＣＯ３の出力信号の周波数を参照クロックの周波数と比較し、検出した周波数差に応じた信号を出力する周波数比較器４と、周波数比較器４の出力信号に応じて出力するデジタル値を上下させるアップダウンカウンタ５と、アップダウンカウンタ５の出力をアナログ信号に変換してＶＣＯ２，３の制御電圧として出力するＤ／Ａ変換器６とから構成される。 （もっと読む）

【課題】ＤＣＯの最低発振周波数を検出し、分周比Ｎに比例した制御データから、ＤＣＯの制御データへの変換を精度良く行うことが可能な、新規かつ改良されたＰＬＬ回路を提供すること。
【解決手段】ディジタル値を用いて制御される発振回路を有するＰＬＬ回路であって、搬送波周波数値を設定する搬送波周波数設定部と、搬送波周波数値が変化したことを検出する検出部と、搬送波周波数値が変化したことを示す信号に同期して、発振回路を最低周波数で発振させるための制御信号を送信し、基準周波数の１周期内の発振回路の出力クロック数を計測する計測部と、を含むことを特徴とする、ＰＬＬ回路が提供される。 （もっと読む）

【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）

【課題】安定かつ最適な位相雑音レベルで動作するＰＬＬ回路を提供する。
【解決手段】上記課題を解決するために、ＰＬＬ回路１００は、２つの入力信号の位相差に応じた電圧を出力する位相比較器１０１と、電流変換利得を調整して入力信号を任意の昇圧率で上昇させる可変チャージポンプ１０２と、所定の周波数特性を有するループフィルタ１０３と、ＶＣＯ１０４と、ループフィルタ１０３の出力信号をデジタル値に変換するＡ／Ｄコンバータ１０５と、ＶＣＯ１０４を選択するともにＡ／Ｄコンバータ１０５の出力値に応じて可変チャージポンプ１０２を制御するＶＣＯ選択回路１０６と、ＶＣＯ１０４からの出力信号を１／Ｎ倍に分周する分周回路１０７と、を備える。 （もっと読む）

１つの態様では、デジタルＰＬＬ（ＤＰＬＬ）は、入出力位相の小数部に基づいて動作する。ＤＰＬＬは、入力位相を得るために少なくとも１つの入力信号を蓄積する。ＤＰＬＬは、例えばタイムデジタルコンバータ（ＴＤＣ）を使用して、発振器からの発振信号と参照信号との間の位相差に基づいて出力位相の小数部を決定する。ＤＰＬＬは、入力位相の小数部および出力位相の小数部に基づいて位相エラーを決定する。その後、ＤＰＬＬは、位相エラーに基づいて発振器のための制御信号を生成する。別の態様では、合成されたアキュムレータを含むＤＰＬＬは、参照信号に基づいて、発振信号サイクルの数のトラッキングを保持することにより粗い出力位相を決定する。 （もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの位相エラー組み合わせ論理を提供することにある。
【解決手段】 この位相エラー組み合わせ論理は、各チャネルに関する位相エラー情報を受信することと、受信位相エラー情報を結合し、結合された位相エラーを生成するように構成された組み合わせ論理と、結合された位相エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された位相エラー出力とを含む。さらに、エラー信号組み合わせ論理は、各チャネルに関するフェーズ・ロック・ループに関連する信号のエラー情報を受信することと、受信エラー信号情報を結合し、結合されたエラー信号を生成し、たとえば、信頼性情報により、各チャネルからの受信エラー信号情報に重みを付けるように構成された組み合わせ論理とを含む。エラー補償出力は、結合され重みが付けられたエラー信号を少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成される。 （もっと読む）

【課題】位相比較器出力のビット数を極端に増やすことなくループを安定化するとともに、ループ誤差の低減と収束の応答性の向上を実現する。
【解決手段】ＤＣＯ回路１０２の入力は、第１の可変利得回路１０３を介して位相比較器１０１の出力に接続される。また、設定値Ａを設定する手段１０４と、分周比Ｎを入力する手段１０６を持ち、設定値Ａを第１の可変利得回路１０３と等価な利得Ｇ₂を有する第２の可変利得回路１０５で変換し、第１の加算回路１０７で分周比Ｎから減じた後、第１の可変利得回路１０３の出力と加算するための第２の加算回路１０８を持たせる。 （もっと読む）

【課題】入力データのジッタの影響を簡単な構成で低減でき、データを正確に復元できるデータリカバリ方法およびデータリカバリ回路を提供すること。
【解決手段】入力データから位相データを検出する選択信号生成部を備え、選択信号生成部が検出した位相データに基づいて入力データをサンプリングするデータリカバリ回路において、選択信号生成部は、入力データの位相と検出済みの位相データが表す位相との位相差を検出する位相差検出部５３０ａ〜５３０ｄと、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が位相補正用規定値にクリップするよう位相データを補正するクリップ回路５３１ａ〜５３１ｄとを備える。 （もっと読む）

【課題】ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。
【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。 （もっと読む）

位相ロックループ（２００）は、サンプラー（２０２）、位相検出器（２１０）、ループフィルタ（２１２）、ＶＣＯ（２１４）を含む。ループは、ループのフィードバックパス中に分割器を必要とすることなく周波数逓倍を達成する。ＶＣＯ（２１４）は、サンプラーのナイキストレートより上で動作され、ループが偽信号化された信号上にロックすることを引き起こす。ＶＣＯ出力周波数中のあらゆる変動（即ち、ジッターまたは位相ノイズ）は、周波数分割器に通常関連付けられる減衰無しで、１対１で位相検出器（２１０）にフィードバックされる。ループゲインは従って、高い閉ループ周波数逓倍を提供するループにおいてでも、高く保つことができる。一変形によると、高調波発生器（５４０）がＶＣＯとサンプラーの間に置かれ、よってループがＶＣＯ周波数の高調波上にロックすることを引き起こす。開ループゲインと精度はよって更に向上される。
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【課題】周波数が直線的に変化する範囲が広く且つ占有面積が小さいデジタル発振回路を実現できるようにする。
【解決手段】デジタル制御発振回路１０は、複数の第１の可変容量素子からなる第１の容量素子群１４及び複数の第２の可変容量素子からなる第２の容量素子群１４を含む可変容量部１２を有し、可変容量部１２の容量値に対応した発振周波数の信号を生成する発振部を備えている。第１の可変容量素子の第１の容量変化量は、第２の可変容量素子の第２の容量変化量に２以上の整数値を乗じた値であり、第２の可変容量素子の個数は、２以上の整数値から１を減じた値以上である （もっと読む）

【課題】 ＣＰＵの負荷を軽減するとともに、回路規模またはシステムの規模の増大の抑制が可能なクロック生成回路を提供する。
【解決手段】 制御信号に基づいてクロック信号の周波数を制御して出力する発振回路と、所定期間、発振回路が出力するクロック信号のパルス数をカウントしてカウント値を生成するカウンタと、カウント値と、予め設定された周波数に基づいた設定値と、を減算して差分データを生成する減算回路と、差分データに基づいて、制御信号値を補正する制御信号生成補正回路と、制御値信号をアナログ信号に変換して制御信号を生成し、発振回路に出力するデジタル−アナログ変換回路と、を備えることで、上記課題を解決することができる。 （もっと読む）

局部発振器からの局部信号と遠隔発振器からの基準クロック信号の間で周波数を同期させるデジタル周波数ロックループに関連するシステムおよび方法。基準カウンタは、基準クロック信号内のパルスごとにその計数を増分する。基準カウンタ内の値は、設定可能な基準値と比較される。基準カウンタ値と基準値の一致が発生するたびに、ヒット信号が生成され、基準カウンタ値が再初期化される。上記と同時に、局部信号からのパルスごとにフィードバックカウンタが増分される。ヒット信号が生成されると、フィードバックカウンタ内の値が設定可能なフィードバック値と比較（減算による）されて、差の値を生成する。次いで差の値が、局部発振器の周波数を増大または減少させるのに使用するための周波数調整信号に変換される。ヒット信号はまた、フィードバックカウンタを再初期化する。 （もっと読む）

【課題】入力信号に対して小さな遅延時間の制御を行うことができる可変遅延回路、可変遅延装置及びＶＣＯ回路を提供する。
【解決手段】可変遅延回路は、入力信号を遅延させるトランスファゲートＴＧ１およびトランスファゲートＴＧ３と、トランスファゲートＴＧ１およびトランスファゲートＴＧ３と入力信号との間に設けられるトランスファゲートＴＧ２およびトランスファゲートＴＧ４と、を備えている。 （もっと読む）

【課題】従来のＰＬＬ回路は、回路規模と消費電力とが大きい問題があった。
【解決手段】本発明にかかるＰＬＬ回路は、それぞれ位相が異なる複数の基準クロックを出力する多相基準クロック出力回路１０と、複数の基準クロックのいずれか１つを動作クロックとし、周波数制御入力の値に応じて周波数が変動する出力クロックと、前記周波数制御入力の値に応じて計算される理想位相と出力クロックの位相との位相差を示す遅延量データとを出力するデジタルＶＣＯ２０と、遅延量データに応じて複数の基準クロックの１つに同期した出力クロックを選択して出力する選択回路３０と、を有するものである。 （もっと読む）

【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

【課題】ディスクの回転に安定して同期した記録クロックを生成できるようにする。
【解決手段】ディスク状記録媒体に形成されているウォブルを読み取ってウォブル信号を検出し、前記ウォブル信号に基いて記録用のクロック信号を生成する記録装置であって、前記ディスク状記録媒体のウォブル周期に関連した周波数を有するクロックを生成する第１のクロック生成手段と、前記ディスク状記録媒体にデータを記録するためのチャネル周期に関連した周波数を有するクロックを生成する第２のクロック生成手段とを備え、前記第１のクロック生成手段に組み込まれているＤＶＣＯ部と同一のＤＶＣＯ部を組み込んで前記第２のクロック生成手段を構成する。 （もっと読む）

【課題】パルスの形状が変動しても、正確な波形サンプルが可能な無線装置を提供する。
【解決手段】入力信号とクロック信号を同期させる同期装置は、入力信号を、所定の間隔の第１と第２のサンプルタイミングでサンプルするサンプル手段１０２，１０３と、同期引き込み時に、第１と第２のサンプルタイミングをともにずらし、同期追従時に、第１と第２のサンプルタイミングの間隔を狭める遅延制御手段１１２とを備える。同期状態判定部１０５は位相誤差算出部１０４から出力された位相誤差量から同期しているか否かを判定し、遅延量制御部１０６に同期状態を出力する。遅延量制御部１０６は位相誤差算出部１０４から出力される位相誤差量と同期状態判定部１０５から出力される同期状態から、可変遅延器１０７および１０８に現在設定している遅延量の増減を制御する。 （もっと読む）

【課題】 位相ロック・ループ内のジッターを決定するためのオンチップ位相誤差計測の方法及び装置を提供する。
【解決手段】 装置は、位相誤差信号を出力するように構成された位相・周波数検出器を含む位相ロック・ループＰＬＬ回路（１００）を含む。位相誤差モニター回路（１０２）は、位相誤差信号を論理的に結合し、論理的に結合された位相誤差信号のパルス幅を各基準クロック・サイクルにおいてプログラム可能な遅延時間と比較して瞬時位相誤差変化を決定することにより、瞬時ピーク位相誤差を決定するように構成される。記憶素子（１２４）は瞬時位相誤差変化をストアするように構成される。 （もっと読む）