【課題】発振器の周期を基準として発振器の出力信号と基準信号との位相のずれを検出する。
【解決手段】多相化回路２は、差動発振信号Ｐ１、Ｐ２をＭ（Ｍは２以上の整数）分周することにより、位相が互いに１８０／Ｍ度ずつ異なる多相化信号Ｓ１〜ＳＮを生成し、フリップフロップＦ１〜ＦＮは、基準信号ＲＣＫの入力に同期して多相化信号Ｓ１〜ＳＮをそれぞれ取り込み、デコーダ３は、フリップフロップＦ１〜ＦＮの出力信号Ｑ１〜ＱＮをデコードする。 （もっと読む）

【課題】位相雑音が小さい発振信号を生成可能な半導体集積回路およびこれを用いた無線通信装置を提供する。
【解決手段】半導体集積回路は、位相シフト部と、複数の位相一致検出回路と、出力部とを備える。位相シフト部は、入力発振信号を遅延させて、位相が互いに異なる複数の遅延信号を生成する。複数の位相一致検出回路は、前記複数の遅延信号のそれぞれに対応して設けられ、参照信号と、対応する前記遅延信号との位相差が所定範囲内であるか否かを判定する。出力部は、前記位相差が所定範囲内であると判定された遅延信号に基づいて、出力発振信号を生成する。 （もっと読む）

【課題】必要な特性を満たしつつ、回路構成を簡素化し、省面積化を可能とするデジタルＰＬＬの提供。
【解決手段】リファレンスクロック信号ＦＲと分周クロック信号ＦＤの位相差を検出するＴＤＣ１０１、ＦＤとＦＲの進み遅れを出力するＦＦ１０３、位相誤差演算器１０２、位相誤差（ＰＥＲＲ）を平滑化するデジタルフィルタ１０４、出力クロック信号ＦＯを出力するＤＣＯ１０５、ＦＯを分周したＦＤを出力するＮ分周器１０６、Ｎ分周器１０６内のカウンタ値をＦＲに応答してサンプルするレジスタ１０７を備え、ＴＤＣ１０１は、位相差検出測定範囲がＦＯの１周期以内とされ、ＦＲとＦＤの位相差をＦＯの１周期に換算した小数で出力し、位相誤差演算器１０２は、ＦＤとＦＲの位相差が、ＦＯの周期の整数倍以上のときは、レジスタ１０７出力と符号情報ｓｉｇｎから、ＦＯの１周期内のときは、ＴＤＣの出力と符号情報ｓｉｇｎからＰＥＲＲを演算出力する。 （もっと読む）

【課題】ＴＤＣ（Ｔｉｍｅ−ｔｏ−ＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）の回路規模を拡張することなく、デスキュー用途に用いることが可能であるＡＤＰＬＬの構成の提供。
【解決手段】ＤＣＯ１９と、ＦＲＥＦを分周するＭＤＩＶ１１と、ＤＣＯの出力ＦＯを分周するＰＤＩＶ２０と、ＰＤＩＶの出力ＦＯＵＴを分周するＮＤＩＶ１２と、ＭＤＩＶの出力信号ＦＲとＤＣＯの出力ＦＯの位相差を測定するＴＤＣ１３と、ＮＤＩＶの出力ＦＤとＦＯの位相差を測定するＴＤＣ１４と、ＦＲでＦＯをサンプルするＦＦ１５と、ＦＲとＦＤのうち位相が先行するパルスと次のパルスのエッジの期間、ＦＯをカウントするＣＯＮＴ１７と、ＴＤＣ１３、１４、ＦＦ１５の出力を入力し、カウンタの出力を受け、ＦＲとＦＤの位相差を演算するＰＥＲＲ１６と、ＰＥＲＲの出力を入力し、フィルタ処理した信号をＤＣＯに供給するＤＦＩＬ１８を備える。 （もっと読む）

【課題】簡易な回路構成で、高速かつジッタ入力に強く、信号エラーの発生を抑止することが可能なＣＤＲ回路、受信装置、および通信システムを提供する。
【解決手段】ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 （もっと読む）

【課題】安価な構成とするとともに、性能を向上させることができるＰＬＬ周波数シンセサイザ、無線通信装置およびＰＬＬ周波数シンセサイザの制御方法を提供する。
【解決手段】ＰＬＬ周波数シンセサイザは、基準周波数信号と分周信号との位相を比較する位相比較部１０１からの信号と位相誤差補償信号とに応じて、電流パルス信号を生成するＣＰＤＡＣ１０２と、電流パルス信号を電圧信号に変換するループフィルタ１０３と、電圧信号に応じた発振周波数の信号を出力するＶＣＯ１０４と、ＶＣＯ１０４からの出力を分周して分周信号として出力する分周器１０５と、分数分周のための分周比のデータに基づいて、分周比制御信号を生成するデルタシグマ変調器１０７および加算器１０６と、分周比のデータから少なくとも２つの位相誤差補償用のデータを生成し、生成したデータを異なるタイミングで利用して、位相誤差補償信号を生成する制御部１０８とを備える。 （もっと読む）

【課題】 回路規模を増加することなく、ＰＬＬ回路の精度を向上する。
【解決手段】 時間計測回路は、基準クロックの遷移エッジが現れてから、出力クロックの遷移エッジが２回現れるまでの時間間隔をカウント値として計測する。位相差正規化回路は、計測された時間間隔を出力クロックのクロック数で表される微少位相差に正規化する。また、位相差正規化回路は、ＰＬＬ回路のロック後に、”１”または”２”を示す微少位相差が連続して現れるときに、”１”と”２”がランダムに現れるまで正規化係数を徐々にずらす。演算回路は、出力クロックの積算値から微少位相差の値を引いた値を、周波数制御語の積算値から差し引いて、基準クロックと出力クロックの位相差を示す位相差信号を生成する。発振回路は、基準クロックと出力クロックの位相を合わせるために、位相差信号に基づいて出力クロック信号の周波数を変更する。 （もっと読む）

【課題】周波数差の変化を正しくＤＣＯに伝達し、且つグリッチノイズを低減する。
【解決手段】一つの実施形態の全デジタル位相ロックループ９０には、デジタル周波数比較器１、グリッチ発生期間検出回路２、グリッチ補正回路３、累積器４、ループフィルタ５、及びＤＣＯ６が設けられる。デジタル周波数比較器１には、整数部周波数差生成回路１１、小数部周波数差生成回路１２、及び加算器１３が設けられる。グリッチ発生期間検出回路２は、小数部周波数差生成回路１２から出力されるＴＤＣ出力信号Ｓｔｄｃｏが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍを生成する。グリッチ補正回路３は、加算器１３から出力される周波数差信号Ｓｆｄｉｆ及びグリッチ発生期間信号Ｓｇｃｔｉｍが入力され、グリッチ発生期間信号Ｓｇｃｔｉｍがイネーブル状態のときに周波数差信号Ｓｆｄｉｆに含まれるグリッチノイズを低減処理する。 （もっと読む）

【課題】高精度で回路面積および消費電力が小さいデジタル位相差検出器を提供する。
【解決手段】デジタル位相差検出器は、第１の信号を累積的に遅延させて各遅延量の信号を生成する遅延回路(10)と、第２の信号に同期して各遅延量の信号をラッチするフリップフロップ群(20)と、フリップフロップ群の出力から、第１の信号の立ち上がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第１の位相差、および第１の信号の立ち下がりと第２の信号の立ち上がりおよび立ち下がりのいずれか一方との第２の位相差を検出するエッジ検出器(30)と、第１および第２の位相差を記憶する記憶回路(40)と、記憶回路が記憶している過去の第１および第２の位相差の差分およびエッジ検出器が新たに検出した第１および第２の位相差の差分から第１の信号の周期を算出し、当該周期を基準にして第１および第２の信号の位相差を正規化する正規化回路(50)とを備えている。 （もっと読む）

【課題】検出可能範囲の拡大と分解能の向上とを両立可能なＴＤＣ回路を提供する。
【解決手段】２ｎ個の遅延量の異なる反転遅延素子を直列接続して形成されたループをそれぞれ含む第１の遅延回路および第２の遅延回路に、第１パルス信号駆動回路および第２のパルス信号駆動回路により、第１の遅延回路および第２の遅延回路にそれぞれ検出対象エッジとリセットエッジを有するパルス信号伝搬させる構成を持つバーニアディレイに、第１の遅延回路の反転遅延素子のいずれかと第２の遅延回路の反転遅延素子のいずれかに対して、伝搬されるリセットエッジの入力に対応する論理反転を選択的に遮断する操作をそれぞれ行う遮断回路と、第１の遅延回路および第２の遅延回路に含まれる遮断対象の反転遅延素子に対して、伝搬された検出対象エッジの入力に応じて反転した論理をリセットする操作をそれぞれ行うリセット回路とを備える。 （もっと読む）

【課題】ロックアップタイムの高速化とリファレンスリークの低減化をとバランス良く達成する。
【解決手段】電圧制御発振器（１０４）の制御電圧ＶＣＯＮＴをアナログ／デジタル変換して得られるデジタル信号（ＡＤＣＯ）を出力するアナログ／デジタル変換回路（１０６）と、基準クロック信号（ＦＲＥＦ）と帰還クロック信号（ＦＤＩＶ）とがロックしたことを検出した時にロック検出信号（Ｓ２０１）を出力するロック検出部（２０１）と、ロック検出部からロック検出信号が入力された時にアナログ／デジタル変換回路から入力されたロック時デジタル信号を保持する保持部（１０７）と、保持部に保持されたロック時デジタル信号とアナログ／デジタル変換回路から出力されたデジタル信号との比較結果に基づいてチャージポンプ電流の電流量を段階的に減少させるチャージポンプ電流量制御信号（ＣＰＣＯＮＴ）を生成するチャージポンプ制御部（１０８）と、を備えるＰＬＬ回路。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】 半導体集積回路の外部に接続される半導体チップのプロセス状態を検出して、マスク解除信号に対する制御信号のセットアップ時間またはホールド時間のマージンを大きくする。
【解決手段】 モニタモード中に、通常より低い参照電位を受信回路に供給して伝送信号の論理レベルを判定することで、半導体集積回路の外部に接続される半導体チップのプロセス状態を検出する。検出したプロセス状態に応じて可変遅延回路を制御し、内部同期信号および外部同期信号の少なくともいずれかの遅延時間を調整する。これにより、内部同期信号に応じて生成されるマスク解除信号に対する半導体チップからの制御信号のセットアップ時間またはホールド時間を、半導体チップのプロセス状態に拘わらず一定にできる。 （もっと読む）

【課題】ロックアップタイムを短くすることのできるクロック発生回路を提供する。
【解決手段】クロック発生回路１は、基準クロックＲＣＬＫに基づいて、周波数を変調させた変調クロックＳＣＬＫを発生するスペクトラム拡散クロック発生回路１０と、基準クロックＲＣＬＫと変調クロックＳＣＬＫとの位相の一致を検出したときにＨレベルのロック信号ＬＯＣＫを出力する位相比較器２０とを含む。また、クロック発生回路１は、Ｈレベルのロック信号ＬＯＣＫが出力されるまでは基準クロックＲＣＬＫを出力クロックＣＬＫとして選択し、Ｈレベルのロック信号の出力に応答して変調クロックＳＣＬＫを選択するセレクタ５０を含む。 （もっと読む）

【課題】ジッタトレランスの低下、引き込み時間の増大、引き込みが不能等の問題を解消するクロックアンドデータリカバリ回路を提供する。
【解決手段】多相の抽出クロック信号で入力データをサンプリングするデータサンプリング回路１１からのサンプリングデータ信号群の比較結果に基づきクロック信号の位相を進める信号（ＵＰ１）又は位相を遅らせる信号（ＤＯＷＮ１）、エラー検出時エラー信号（ＥＲＲ）を出力する位相検出器１２と、ＵＰ１／ＤＯＷＮ１信号を積分する第１の積分器１３と、第２の積分器１４と、第１の積分器の出力値（ＰＰＭ）に基づき所定のパターンを生成するパターン発生器１５と、第２の積分器の出力とパターン発生器の出力を合成する混合器１６と、入力クロックを入力し前記混合器の出力信号に基づき位相を可変させた前記多相の抽出クロックを生成する位相補間器１７から構成される。 （もっと読む）

【課題】位相差情報をデジタル値で出力するデジタルＰＬＬにおいて、消費電力を抑えたデジタルＰＬＬを提供することにある。
【解決手段】デジタルＰＬＬ１００は、発振器１０、整数位相算出部２０、小数位相算出部３０、位相差算出部４０、位相差変化量モニタ部５０、および発振器制御部６０を有する。ＰＬＬにおいては発振器の出力周波数が、分周比により設定された所望の周波数に近づく、即ちロック状態に近づくにつれ位相差の変化量は減少していくことから、位相差変化量モニタ部５０にて位相差の変化量をモニタし、変化量が整数位相算出部２０の１ＬＳＢ未満である「１」未満になった時点で整数位相算出部２０におけるカウンタ動作を停止する。 （もっと読む）

【課題】位相同期回路の面積を低減しつつ特性を保持するために、プロセスマイグレーションに利点のあるデジタル補償回路を適用し、位相余裕を確保する半導体装置を提供する。
【解決手段】半導体装置のデジタル補償型位相同期回路２００において、発振ノードに容量を具備し、印加電圧で連続的に制御される電圧制御型発振器１０４を含む位相同期回路１００と、入力される位相差に応じて電圧制御型発振器１０４の発振ノードの容量を可変に制御するデジタル補償回路２０１とを有する。従来方式の印加電圧によって利得が決定される電圧制御型発振器１０４を、デジタル補償回路２０１の制御信号によって利得を離散的に変化させる。デジタル補償回路２０１は、電圧制御型発振器１０４の発振ノードに、位相進みに対して負荷を印加し、位相遅れに対して負荷を減らし、最適な位相余裕が確保できるように動的に利得を制御する。 （もっと読む）

【課題】周波数制御により生じるノイズを低減すると共に、制御線を減少させて消費電力および面積を削減することが可能なデジタル制御発振器を提供する。
【解決手段】発振器制御ワードに応じた発振周波数の発振信号を出力するデジタル制御発振器であって、Ｎビットの前記発振器制御ワードを、上位Ｎ−Ａ（但し、Ａ≧１で、Ｎ＞Ａ）ビットと下位Ａビットに分割し、前記上位Ｎ−ＡビットをＮ−ＡビットのＢｙｎａｒｙ制御を行う第１のコードＯＴＷｂに、前記下位Ａビットを２＾（Ａ＋１）−２ビットのＵｎａｒｙ制御を行う第２のコードＯＴＷｕに変換して出力する制御手段と、前記制御手段から出力される前記第１および前記第２のコードに応じた発振周波数の発振信号を出力する発振器２４と、を備えている。 （もっと読む）

【課題】消費電力を増大させることなく、ＴＤＣレスが可能な局部発振器を提供することを目的とする。
【解決手段】発振器制御ワードに応じた発振周波数のＮ倍の周波数の発振信号を出力するデジタル制御発振器と、前記発振信号をＮ分周して、２Ｎ相のクロックを出力する分周器と、前記クロックを前記参照信号でラッチして、第１位相情報として出力する第１のフリップと、前記参照信号を遅延させて、遅延参照信号として出力する可変遅延回路と、前記クロックを遅延参照信号でラッチして、第２位相情報として出力する第２のフリップフロップと、前記可変遅延回路の遅延量を制御する遅延制御手段と、前記１および第２の位相情報に基づいて、発振器整数位相を出力するデータ変換手段と、発振器整数位相と前記発振器分数位相とを加算し、加算値を第３位相情報として出力する加算器とを備えている。 （もっと読む）

【課題】デジタル制御発振器の出力と参照信号とが非同期であっても、安定したＰＬＬ動作を確立できる局部発振器を提供することを目的とする。
【解決手段】デジタル制御発振器の発振信号と前記参照信号との位相差を発振器分数位相として出力し、また、前記発振信号の位相が、前記参照信号の位相に対して、前記発振信号の半周期よりも位相が遅れている場合に「−１」、遅れていない場合に「＋１」の補整情報を出力する時間デジタル変換器と、｜前記補整情報−予測位相情報｜＞｜前記補整情報＋前記第１位相情報−前記予測位相情報｜の場合に、前記第１位相情報に前記補整情報を加算したものを第２位相情報として出力し、｜補整情報−発振器予測位相｜＞｜補整情報＋第１位相情報−発振器予測位相｜でない場合に、前記第１位相情報を第２位相情報として出力する補正部と、を備えている。 （もっと読む）