【課題】入力データに混入したノイズの幅がクロック周期程度にまで大きくなり、ノイズ位置が入力データの中間位置に発生した場合にも、入力データからノイズを除去できる。
【解決手段】１ビットを４クロック幅で構成する入力データからノイズフィルタで雑音を除去し、この雑音を除去した入力データと同期したクロックを生成するＤＰＬＬ回路において、ノイズフィルタは、入力データに対して、４段縦続接続のシフトレジスタを設け、このシフトレジスタのレジスタ１１，１２，１３のクロック同期した出力の一致・不一致状態に応じて最終段のレジスタ１６の入力を切り替える入力ロジック１７を設ける。
さらに、ノイズフィルタでは除去しきれない入力データの歪みを歪み除去回路で除去する。 （もっと読む）

【課題】１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。 （もっと読む）

【課題】デジタル制御発振器の周波数を安定して制御する。
【解決手段】ＰＬＬ周波数シンセサイザ（１０１）は、基準クロック信号とＰＬＬ周波数シンセサイザの出力信号との位相差を検出する位相比較器（２）と、位相差に応じた整数値および小数値の和からなる制御値を出力するループフィルタ（４）と、第１のクロック信号に同期して、整数値に相当する第１のデジタル制御信号を出力する周波数制御部（６）と、第１のクロック信号よりも高い周波数の第２のクロック信号に同期して、平均値として小数値を表す第２のデジタル制御信号を出力する周波数制御部（７）であって、当該ＰＬＬ周波数シンセサイザがロック状態にあるとき、第２のデジタル制御信号の取り得る値の範囲をロック時の範囲に制限する周波数制御部と、第１および第２のデジタル制御信号によるそれぞれの周波数制御の組み合わせに応じた周波数で発振するデジタル制御発振器（１０）とを備えている。 （もっと読む）

【課題】受信特性を向上させることのできる受信装置を提供する。
【解決手段】受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

【課題】２つの信号間の位相差の発生を正確に検出するアンロック検出回路を提供する。
【解決手段】アンロック検出回路は、論理値を基準信号の変化に応じて記憶する第１フリップフロップと、論理値を入力信号の変化に応じて記憶する第２フリップフロップと、当該第１及び第２フリップフロップの出力の否定論理積を算出するＮＡＮＤ回路とを備えた位相比較器と、第１フリップフロップの出力を基準信号の変化に応じて記憶する第３フリップフロップと、第２フリップフロップの出力を入力信号の変化に応じて記憶する第４フリップフロップとを備えた第１アンロック検出器と、ＮＡＮＤ回路の出力を基準信号の変化に応じて記憶する第５フリップフロップと、ＮＡＮＤ回路の出力を入力信号の変化に応じて記憶する第６フリップフロップとを備える第２アンロック検出器と、第３、第４、第５及び第６フリップフロップの出力の論理和を算出するＯＲ回路とを具備する。 （もっと読む）

【課題】入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａは、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器である。 （もっと読む）

【課題】適切にＰＬＬ回路ロックがなされているか否かを検出する。
【解決手段】ＰＬＬ回路ロックがなされているか否かを検出するＰＬＬロック検出回路を構築する。ここにおいて、そのＰＬＬロック検出回路は、基準発振器から供給される基準発振周波数を示す基準発振周波数信号と、前記基準発振周波数を分周して得られたリファレンス周波数を示し位相比較器に供給されるリファレンス周波数信号と、ＶＣＯから供給される電圧制御発振周波数を分周して得られた比較周波数を示し前記位相比較器に供給される比較周波数信号とを受ける、そして、前記リファレンス周波数信号と前記比較周波数信号とに基づいて、前記ＰＬＬ回路ロックを示すロック検出信号を出力する。 （もっと読む）

【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、位相同期ループ中に配置されたＶＣＯ１２と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＧ−ＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３とを備える。入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４のタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、ＶＣＯ１１，１３の発振周波数を制御する制御信号８を発生する周波数制御回路である周波数比較器２およびＶＣＯ１２と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に挿入された減衰器３０とを備える。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも安定的な動作が可能でかつ出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３と、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間に設けられたバッファ増幅器１６と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に設けられたバッファ増幅器１７とを備える。 （もっと読む）

【課題】 ＤＤＳを用いて高速スイープを可能にすると共に、周波数設定を容易に行うことができる周波数ジェネレータを提供する。
【解決手段】 スイープ制御部１が、スタート周波数やスイープ周波数ステップ設定値等の周波数設定値を入力して十進数の周波数設定データを出力し、周波数設定データ変換部２が、スイープ制御部１から入力された十進数に、動作周波数、ＤＤＳ３への入力設定データのビット数、スイープ周波数のステップ設定値に基づく係数をスイープ制御部から入力される十進数の周波数設定データに乗算することで二進数に変換するｂｉｔデータ変換部２１と、丸め処理を行う丸め処理部２２とを備え、ＤＤＳ３が、入力された二進数の周波数設定データに従って周波数信号を生成して出力する周波数ジェネレータである。 （もっと読む）

【課題】入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供する。
【解決手段】スペクトラム拡散クロックジェネレータは、切替信号に応じて入力クロックを遅延し、出力クロックとして出力する遅延ラインと、入力クロックの周期を計測する入力クロック周期計測部と、入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、算出されたクロックサイクル数および変調ステップ幅に基づいて切替信号を生成する遅延ライン制御部とを備えている。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】階層的遅延ラインを有するディレイロックループのディレイロック状態を検出し、ディレイロック状態の情報の使用が可能な半導体素子を提供する。
【解決手段】
コース遅延ライン及びファイン遅延ラインを有する階層的遅延ライン構造のディレイロックループブロックと、ディレイロックループブロックから出力された位相比較信号及びコース遅延調整終了信号に応答してコース遅延調整終了時点での比較対象クロックの位相状態を記憶する位相状態記憶手段と、位相比較信号、コース遅延調整終了信号及び位相状態記憶手段から出力された位相状態信号に応答して、ファイン遅延調整に係る位相比較信号の遷移時点を検出して、その時点にアサートされるディレイロック信号を生成するディレイロック状態検出手段とを備えてなる。 （もっと読む）

【課題】別途のジッタ計測装備を使用せずとも位相同期ループのジッタ水準を検出できる位相同期ループのジッタ検出方法及び装置を得る。
【解決手段】基準クロックとフィードバッククロックとの位相差信号を検出し、その位相差信号によって一定の周波数の発振信号を生成する位相同期ループと、入力遅延制御信号によって多数のキャパシタをスイッチングし、前記位相同期ループからの前記位相差信号を前記遅延制御信号によって遅延させる可変位相遅延部と、前記位相同期ループからの前記位相差信号と前記可変位相遅延部によって遅延された位相差信号とを比較し、前記位相差信号の遅延期間を検出する比較部と、前記比較部から検出された遅延期間以後にロック範囲内に位置することを検出するロック検出部とを備える。 （もっと読む）

【課題】Ｎ相クロックの相間スキューの検出を行なうための基準クロックを半導体集積回路内で生成する。
【解決手段】分周回路１４は、Ｎ相（４相）クロックＣＬＫ１／ＣＬＫ２／ＣＬＫ３／ＣＬＫ４をＮ＋１個（６個）の分周クロックＡ４（−１）／Ａ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）／Ａ１（＋１）に分周し、位相比較対象クロック生成回路１２は、分周クロックＡ１（０）／Ａ２（０）／Ａ３（０）／Ａ４（０）から位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４を生成する。位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。そして、位相比較対象クロックＢ１／Ｂ２／Ｂ３／Ｂ４と基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４のそれぞれの位相差を検出する。 （もっと読む）

【課題】ＡＤＰＬＬ環境下またはＡＤＰＬＬ環境に近い環境下において、ＡＢＳの精度向上手段を提供し、ＡＢＳの処理時間短縮を実現する。
【解決手段】ＡＢＳ１０３中のデジタル周波数比較器１０３−１に、ＤＰＦＤ１０２の出力するＤＰＥ信号の初期位相差を格納するＤＦＦを用意する。ＡＢＳ動作開始直後に、ＤＰＦＤ１０２が出力するＤＰＥ信号はＤＰＦＤ１０２の内部回路の初期位相差を表すものであるとしてＤＦＦに記録する。以後デジタル周波数比較器１０３−１は入力されるＤＰＥ信号からＤＦＦに記録された初期位相誤差を引いたものでＡＢＳを行い、高速かつ安定したＡＢＳ動作の実現を図る。 （もっと読む）

【課題】比較的簡易な回路構成で、制御時定数を短くしても超高安定な位相同期を実現する。
【解決手段】基準クロックを１／ｍ分周器１２で１／ｍ倍し、ＶＣＸＯ１１で発生される発振クロックを１／ｎ分周器１３で１／ｎ倍し、両クロックを量子化位相比較器１４に送り、両クロックのずれ量に相当する量子化位相差δを取得して予測制御器１５に送る。予測制御器１５では、入力された量子化位相差を、その極性が負から正に反転してから再び負に反転するまで、または正から負に反転してから再び正に反転するまで積分し、この積分値に-0.5倍〜-0.05倍の予測係数を掛けた値を予測重み値として求め、この予測重み値を積分値に加算して制御電圧値を予測する。この予測制御器１５で予測された制御電圧値を、Ｄ／Ａ変換器１６でアナログ電圧に変換し、ＬＰＦ１７によって決まるループ時定数でフィルタリングして、周波数制御電圧としてＶＣＸＯ１１に送る。 （もっと読む）

【課題】デジタルＤＬＬ回路における消費電力を低減するとともに、ノイズによる電源電圧の変動の影響を軽減することが可能な半導体装置を提供すること。
【解決手段】デジタルＤＬＬ回路を備える半導体装置において、位相比較の間欠間隔を設定する間欠間隔設定回路を設ける。間欠間隔設定回路による間欠間隔の設定は、外部から入力される設定信号に基づいて制御する。これにより、ノイズによる電源電圧の変動の影響を軽減し、平均化された遅延素子の段数の調整が可能となる。 （もっと読む）