【課題】同期信号消失時の同期維持精度が向上されるとともに簡素な回路構成のデジタルＰＬＬ回路を提供することである。
【解決手段】同期信号の入力があるときの２つのクリアパルスの間に含まれる内部クロックの数の時系列的な平均値を学習値として記憶する学習値記憶回路と、ＰＬＬクロックカウンタのカウント値が学習値の整数成分と一致したとき一致検出パルスを生成する一致検出回路と、一致検出パルスを内部クロックの１周期分遅延して遅延パルスを生成するフリップフロップと、一致検出パルスまたは遅延パルスのいずれか一方を小数補正信号に従って選択し擬似同期パルスとして出力する擬似同期パルス選択回路と、補正区間において遅延パルスの数の擬似同期パルスの数に対する割合が学習値の小数成分に近似するよう選択する小数補正信号を出力する小数補正演算回路と、を有する。 （もっと読む）

【課題】２つの信号の位相比較結果を確実に保持できる位相比較器を提供する。
【解決手段】２つの信号ＣＭＰ、ＲＥＦの位相を比較して、その位相関係を出力する比較部１０と、比較部より出力される位相比較結果を入力信号として受信し信号ＯＵＴとして出力するホールド回路３０と、比較部の出力に基づいて位相比較結果が確定したか否かを判定し、位相比較結果が確定したと判定した場合にホールド信号Ｃを出力するホールド信号生成部２０とを備え、ホールド回路は、ホールド信号が出力されている期間は前記入力信号を保持するようにして、比較部による位相比較結果が確定する前に状態が保持されることを防止し、位相比較結果を確実に保持できるようにする。 （もっと読む）

【課題】デジタルオーディオ回路で使用する第１クロック信号ＣＬＫＡとＤＣ−ＤＣコンバータで使用する第２クロック信号ＣＬＫＢとの周波数差によって生ずる可聴周波数帯域のノイズ信号を除去することができる発振周波数制御回路、その発振周波数制御回路を有するＤＣ−ＤＣコンバータ及び半導体装置を得る。
【解決手段】発振周波数制御回路２３は、第１クロック信号ＣＬＫＡの第１周波数ＦＡと第２クロック信号ＣＬＫＢの第２周波数ＦＢとの差が可聴周波数帯域に入ると、第２発振回路２１に対して、該帯域に留まらないように第２周波数ＦＢを変化させるようにし、第２周波数ＦＢが可聴周波数帯域に入った場合は、第２発振回路２１に対して、第２周波数ＦＢを上昇させて最大可聴周波数以下にならないようにした。 （もっと読む）

位相ロックループは、位相デジタル変換器部分、ならびに新規訂正部分を含む。位相デジタル変換器（ＰＤＣ）部分は、第１の位相誤差ワードのストリームを出力する。新規訂正部分は、第１の位相誤差ワードを受け取り、そしてループフィルタへと供給される第２の位相誤差ワードのストリームを生成する。ＰＤＣ部分は、ある種の不完全性を示す位相デジタル伝達関数を有する。第１の例においては、訂正部分は、第１の位相誤差ワードの対の間の平均差を決定し、そして遅延要素伝搬遅延の変化に起因したＰＤＣ部分の伝達関数の傾斜における変化について訂正するために第１の位相誤差ワードを正規化するためにこの平均差を使用する。第２の例においては、訂正部分は、ＰＤＣ部分の伝達関数における利得ミスマッチについて訂正する。第３の例においては、訂正部分は、ＰＤＣ部分の伝達関数におけるオフセットミスマッチについて訂正する。
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デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】ハイブリッド制御方式ＰＬＬ回路の定常状態における位相ジッタを低減する。
【解決手段】ハイブリッド制御方式ＰＬＬ回路内の位相比較回路ＰＨＡＳＥ＿ＣＯＭＰの出力Ｓ＿ＰＨが頻繁に変化しているか否かを判定する定常状態検出回路ＣＯＮＶ＿ＤＥＴを設け、位相比較回路の出力Ｓ＿ＰＨが暫く変化していない時は定常状態に達していないと判定し、頻繁に変化している時は定常状態に達したと判定し、その判定結果に基づいて、電圧制御発振回路ＶＣＯの発振周波数をデジタル制御信号Ｓ＿ＤＧによって制御する制御幅を変更し、もしくは（および）、アナログ制御信号Ｓ＿ＡＧを変化させる頻度を変更する。これにより、定常状態に達する前の収束性を損なうことなく、定常状態に達した後のデジタル制御信号による発振周波数の制御幅を小さくできる。よって、定常状態における位相ジッタを低減できる。 （もっと読む）

【課題】基準クロックの周期より細かい周期で制御された複数の出力信号を出力する信号生成回路を提供する。
【解決手段】本発明にかかる信号生成回路は、基準クロックを出力する状態と、基準クロックに基準クロックの１周期より短い第１時間の遅延を持たせた信号を出力する状態と、を切り換え可能な入力段遅延回路１０と、入力段遅延回路１０の出力が変化した時点から入力段遅延回路１０の出力を基準クロックの１周期より短い第２時間保持するゲート回路３３を有し、ゲート回路３３の出力に対応する信号を出力する制御部３０と、制御部３０の出力信号に第２時間の遅延を持たせた信号を出力する出力段遅延回路２０と、を備え、入力段遅延回路１０は、制御部３０の出力信号の変化に応答して出力状態の切り換えを行う。 （もっと読む）

【課題】より小型化が可能な周波数逓倍器を提供する。
【解決手段】注入同期型発振器２０は、インバータ（２２ａ、２２ｂ、２２ｃ）を３段リング状に接続してリングオシレータを備えている。そして、２段目のインバータ２２ｂの出力と、３段目のインバータ２２ｃの出力とをｎＭＯＳトランジスタ２４で接続する構成を採用している。このｎＭＯＳトランジスタ２４のゲートは、外部から基準周波数信号が供給される。このような構成によって、、リングオシレータの自励発振周波数に近い周波数であって、注入された基準周波数信号と同期した整数倍の周波数で発振が行われる。このように、インジェクションロックを用いて、位相雑音を減らすことができるので、ループフィルタを必要とせず、より小面積で周波数逓倍器を構成することが可能である。 （もっと読む）

本発明は、バーストモード受信機における動作状態を検出するための回路（１）に関する。本回路は、プリアンブルを含む入力信号（２）を受けるように構成される。本回路は、入力信号（２）における信号遷移を検出する微分器（１１）を備え、微分器（１１）を動作させる情報をそのプリアンブルが含む。好ましい実施形態において、上記情報は時定数である。本回路は、微分器の出力が供給されるように構成された積分器（１２）をさらに備える。結果として得られる信号は基準（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。ある実施形態ではフロントエンド回路が提供され、フロントエンド回路は、動作状態を検出する回路の後段に、フロントエンド回路をリセットするように構成されたリセット回路と、位相を復元するように構成されたクロック位相アラインメント回路を備える。
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【課題】複数の発振周波数帯域を有するＶＣＯを備えたＰＬＬ回路において、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域の検出動作に要する時間を短縮する。
【解決手段】ＴＤＣ回路３０は、固定分周器２からの所定の基準信号１１の立ち上がり時に、その基準信号１１と可変分周器７のＰＬＬ分周信号１５との位相差を求め、更に、前記基準信号の次の立ち上がり時においても同様に、その基準信号とＰＬＬ分周信号１５との位相差を求める。その求めた２つの位相差情報により、基準信号１１の１周期の間にＰＬＬ分周信号１５が基準信号１１に対して進んだ又は遅れた位相量を検出して、基準信号１１とＰＬＬ分周信号１５との周波数の高低を検出する。よって、１つの発振周波数帯域に対して、基準信号１１の１周期で周波数比較を完了でき、発振周波数帯域選択回路８は、設定されたＰＬＬ出力周波数に対応する最適な発振周波数帯域を短時間で検出する。 （もっと読む）

【課題】簡単に暴走状態から正常動作に復帰可能なＰＬＬ回路を提供する。
【解決手段】比較部１４０により制御電圧Ｖｃｎｔｌが上限電圧値Ｖｒｅｆ１を超えたことが検出されると、指示信号切替部１５０は制御電圧Ｖｃｎｔｌを強制的に下降させる他の指示信号（グランド電圧を指示信号Ｖｕ２、電源電圧を指示信号Ｖｄ２）を制御電圧生成部１３０に供給し、制御電圧生成部１３０は制御電圧Ｖｃｎｔｌを下降させる。そして、比較部１４１により制御電圧Ｖｃｎｔｌが下限電圧値Ｖｒｅｆ２を下回ったことが検出されると、指示信号切替部１５０は制御電圧生成部１３０への供給を他の指示信号から位相比較器からの指示信号（アップ信号Ｖｕ１、ダウン信号Ｖｄ１）に切り替え、制御電圧生成部１３０は指示信号に応じて制御電圧Ｖｃｎｔｌを生成する。電圧制御発振回路１１０は、制御電圧Ｖｃｎｔｌに応じて発振周波数を制御する。 （もっと読む）

【課題】入力される水平同期信号に対して、サンプリングクロックの周期の値に制約されることなく、位相誤差量を低減することができるフェーズロックドループ回路を提供する。
【解決手段】入力される水平同期信号（H-sync）は、逓倍ＰＬＬ回路２から出力される、周期が等しく、１／４周期分づつずれた位相関係の４種の第１〜第４サンプリングクロックによりサンプリング回路でそれぞれサンプリングされ、各サンプリングクロックに位相同期した４種の水平同期出力データが生成され、これらはさらに加算回路６で加算されて加算水平同期出力データが生成された後、位相比較器１３に入力され、分周器１４で分周されたシステムクロック（第１サンプリングクロック）と位相比較される。 （もっと読む）

【課題】入力データのジッタの影響を簡単な構成で低減でき、データを正確に復元できるデータリカバリ方法およびデータリカバリ回路を提供すること。
【解決手段】入力データから位相データを検出する選択信号生成部を備え、選択信号生成部が検出した位相データに基づいて入力データをサンプリングするデータリカバリ回路において、選択信号生成部は、入力データの位相と検出済みの位相データが表す位相との位相差を検出する位相差検出部５３０ａ〜５３０ｄと、位相差の絶対値が位相補正用規定値を超える場合に、位相差の絶対値が位相補正用規定値にクリップするよう位相データを補正するクリップ回路５３１ａ〜５３１ｄとを備える。 （もっと読む）

【課題】プロセスや動作環境等の変化に対して、遅延変動の小さいタイミングを生成しアクセス時間を短縮可能とする、タイミング制御回路及び該タイミング制御回路を備えた半導体記憶装置を提供する。
【解決手段】周期Ｔ１を持つ第１のクロック信号と、周期Ｔ２の第２のクロック群（ＣＫｂ）が入力され、疎調遅延回路（ＣＤ）と微調遅延回路（ＦＤ）を備え、疎調遅延回路（ＣＤ）は活性化信号の活性化から第１のクロック信号の立ち上がりエッジをカウントするカウンタを有し、第１のクロック信号からの遅延量がほぼｍ・Ｔ１である疎調タイミング信号（ＣＴ）を生成し、微調遅延回路（ＦＤ）はＬ個の並列した多相クロック制御遅延回路からなり、それぞれＬ相の第２のクロック群による疎調タイミング信号（ＣＴ）のサンプリングのタイミングをｎ・（Ｔ２／Ｌ）だけ遅延させ、遅延されたパルスのＯＲをとることで微調タイミング信号（ＦＴ）とする。 （もっと読む）

【課題】設計時以降に生じる位相差の変動を内部で自動的に調整することで、予め設定された位相差を有する２つの信号を出力する。
【解決手段】２つのクロック信号の位相差を予め定められた位相差に調整する位相調整装置であって、第１クロック信号に対する第２クロック信号の遅延量を選択的に変更可能な遅延部１１と、前記遅延量を制御する制御部１２とを備え、前記制御部１２は、準備モードにおいて、前記遅延量を第１の時間間隔で段階的に増加又は減少させ、遅れ期間、又は、進み期間を検出し、調整モードにおいて、前記遅れ期間又は前記進み期間と同じ長さの期間において第２の時間間隔で前記遅延量を段階的に変化させることで、前記第２クロック信号の位相差を予め定められた位相差に調整し、前記第２の時間間隔と前記第１の時間間隔との比は、１８０度と予め定められた位相差との比に等しい。 （もっと読む）

【課題】 電源変動等が生じると、外部からの割込信号により不定期間を待って再度分周データをＰＬＬシンセサイザーＩＣに書き込むことで、安定的にロック状態に復帰させることができるＰＬＬシンセサイザー回路を提供する。
【解決手段】 ＰＬＬシンセサイザーＩＣ１０６の電源投入時又は電源変動時にマイクロプロセッサ（ＣＰＵ）１０４への割込を監視手段が発生させ、ＣＰＵ１０４はＰＬＬシンセサイザーＩＣ１０６の電源投入後又は電源変動後の不定期間に相当する期間を待って、分周データをＰＬＬシンセサイザーＩＣ１０６に出力して書き込みを行い、更に分周データ出力後にロック状態となるまでの期間ウエイトするＰＬＬシンセサイザー回路である。 （もっと読む）

【課題】ロック動作の初期において高速引き込みを可能とすると伴に入力信号ジッタや入力雑音の影響の小さなディジタルフェーズロックドループを提供すること。
【解決手段】半導体集積回路は、位相比較器10、11、ディジタルループフィルタ12、ディジタル制御発振器13、フィードバック分周器14を含むディジタルフェーズロックドループADPLLを具備する。ディジタルループフィルタ12は、第1ゲインαを有して位相比較器10、11のディジタル位相出力信号θが供給される比例パス12aと、第2ゲインβを有して信号θが供給される積分パス12b、12c、12dと、信号θの大きさを判定する判定器12g、12hを含む。ディジタル位相出力信号θの大きさが所定の基準値θthよりも大きい場合には、判定器12g、12hは第2ゲインβと第1ゲインαとの比β/αを大に設定する。 （もっと読む）

【課題】従属同期クロック信号生成装置に関し、従属同期用クロック信号の系切替え時に瞬断なくクロック信号を供給し、擾乱の無い装置供給用クロック信号を供給する。
【解決手段】外部から２系統の従属同期クロック信号を入力し、該従属同期クロック信号の１周期分の信号の開始部分を検出してハイレベル信号を出力し、該従属同期クロック信号の１周期未満のタイミングでローレベル信号を出力する２系統のクロック信号生成部（＃０）１−１，（＃１）１−２と、該クロック信号生成部から出力される信号の論理和信号をクロック信号としてＰＬＯ部６−７出力する論理和信号出力部１−３を備える。クロック信号生成部は、内部自走クロック源１−４のクロックをカウントして従属同期クロック信号の１周期未満のタイミングでローレベル信号をフリップフロップ回路１−１２，１−２２のリセット端子に入力して強制的にローレベル信号を出力させる。 （もっと読む）

【課題】入力信号の欠落により発生する出力クロック信号のずれを適切に補正しつつ、入力信号に同期した出力クロック信号を生成することができるクロック生成回路を提供する。
【解決手段】所定の周波数を有する入力信号を所定の逓倍比で逓倍して出力クロック信号を生成するクロック生成回路１０を提供する。このクロック生成回路１０は、入力信号を逓倍して出力クロック信号を生成するＰＬＬ回路１００と、ＰＬＬ回路１００の逓倍比を変更する補正回路２００と、を備え、補正回路２００は、入力信号に同期した入力同期信号と出力クロック信号に同期した出力同期信号との時間差が減少するにように、入力信号の１周期より長い補正周期毎の補正区間においてのみＰＬＬ回路１００の逓倍比を所定の逓倍比から当該所定の逓倍比を増加又は減少した逓倍比に変更し、ＰＬＬ回路１００は、補正区間において、変更された逓倍比で入力信号を逓倍する。 （もっと読む）

【課題】同期回路装置の設計に於いて、タイミング最適化の作業工程を削減化する。
【解決手段】同期回路装置１０内の可変タイミングメモリ２０のモジュールは、メモリアレイ２１とその入出力メモリ制御回路２２，２３に加えて、クロック端子Ｔに入力したクロック信号ＣＬＫを遅延する信号線２４と、クロック信号ＣＬＫをそのまま伝送する信号線２５と、両信号線２４，２５を入力とするセレクタＳＬ１と、メモリライト／リード信号が印加され且つセレクタＳＬ１のセレクト端子と繋がったタイミングモード端子ＴＭＴとを有する。セレクタＳＬ１は、メモリライト信号の受信に応じて信号線２４を選択し、遅延されたクロック信号を入出力メモリ制御回路２２，２３に印加する。他方、メモリリード信号の受信に応じてセレクタＳＬ１は信号線２５を選択し、クロック信号ＣＬＫをそのまま入出力メモリ制御回路２２，２３に印加する。 （もっと読む）