【課題】誤動作を確実に防止する。
【解決手段】クロック信号が供給されて動作する演算回路と、第１クロック信号を生成する発振回路と、基準クロックに基づいて第２クロック信号を生成するＰＬＬ回路と、第２クロック信号の異常を検出する異常検出回路と、第１クロック信号と第２クロック信号のいずれかを選択して演算回路に供給する選択回路であって、電源起動時には第１クロック信号を選択し、異常検出回路で異常が検出されない場合には、ファームウェアの設定に応じて第１クロック信号から第２クロック信号に切り換え、異常検出回路で異常が検出された場合には、ファームウェアの設定に関わらずに、第１クロック信号から第２クロック信号への切り換えを行わない選択回路と、異常検出回路で異常が検出された場合に、第１クロック信号から第２クロック信号への切り換えが行われなかったことを演算回路に知らせるステータスレジスタと、を備える。 （もっと読む）

【課題】クロックのばらつきが引き起こすジッタを抑制することが可能なデューティ補正付き位相調整回路及びシリアライザを提供することを目的としている。
【解決手段】正クロック信号及び負クロック信号が入力され前記正クロック信号と前記負クロック信号のデューティ及び位相を調整した正クロック出力信号及び負クロック出力信号を出力する。 （もっと読む）

【課題】１以上の伝送接続上の電気信号など、１以上の信号の伝搬遅延または時間を補償する装置及び方法を提供し、実装のための複雑な演算手段を必要とせず、自動的に伝搬時間の補償を行なうことを可能とする。
【解決手段】第１伝送接続（１０４）の第１端（１０６）と第２端（１０８）の間を伝搬中に第１周期信号ref(t)が受ける遅延τを補償するための装置（１００）であり、前記第１信号ref(t)に対応し、その位相が遅延τに等しい時間により位相前進された第２信号ref(t+τ)を生成可能な第１手段（１１４）と、前記第１伝送接続の前記第２端で取得され前記第１信号ref(t)に対応し、その位相が遅延τにより遅延された第３信号ref(t-τ)と、前記第２信号ref(t+τ)とから、前記第１信号ref(t)と同位相である第４信号を生成可能な第２手段（１１６）とを少なくとも備える。 （もっと読む）

【課題】 ＰＬＬを動作させた状態で、同期外れを起させず、入力クロックの切り替えおよびそれに伴う分周比の切り替えを行うことが可能なクロック発生回路を提供する。
【解決手段】 タイミング制御部８は、入力クロックを指定するクロック選択情報が切り替わった後、分周器１がリファレンスクロックＣＬＫＲＥＦを出力するのに応じて、クロック選択指令ＳＥＬＣＫを切り替える動作と、分周器１に１個のリファレンスクロックＣＬＫＲＥＦを出力させるための入力クロックの個数Ｒと、分周器６に１個のフィードバッククロックＣＬＫＦＢを出力させるための出力クロックＣＬＫＯの個数Ｆのうちの少なくとも一方の設定を切り替え、切り替え後の設定個数Ｒに対応した入力クロックの分周器１によるカウント動作および切り替え後の設定個数Ｆに対応した出力クロックの分周器６によるカウント動作の両方を開始させる。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】チップ面積の更なる縮小化を図ることができる半導体集積回路を提供する。
【解決手段】ディジタル制御発振器５０−１〜５０−ｎと、位相データ出力部１００−１〜１００−ｎと、積分処理部１５０と、フィルタ部１５１と、フィルタ部１５１からの時分割された出力信号に所定の係数を乗算した値を発振器制御値ＯＴＷとして出力する乗算器（第１の乗算器）４０と、リファレンス周波数Ｆｒｅｆに同期して、発振器制御値ＯＴＷを各ディジタル制御発振器５０−１〜５０−ｎに振り分ける出力セレクタ（制御値分離部）４２と、を備える。 （もっと読む）

【課題】 ＧＰＳ信号の受信障害が発生しても、内蔵オシレータよりも高い周波数安定度の基準信号を発生することと、受信障害の発生前後で連続性の高い基準信号を出力することとを両立した基準信号発生装置を提供する。
【解決手段】 ＧＰＳ受信機にて取得したＧＰＳ受信時刻と、そのＧＰＳ受信時刻の直前或いはその直後に標準電波受信機にて取得した標準電波受信時刻との時刻差を、予め定められた時間間隔毎に算出し、算出した時刻差と日時とを関連づけた時刻差データベースを構築する。ＧＰＳ受信障害の発生を未検出のときＧＰＳ受信時刻に基づいて電圧制御発振器を制御して基準信号を発生し、ＧＰＳ受信障害の発生を検出中は、時刻差データベースから取得した現在の日時に対応する時刻差に基づいて標準電波受信時刻を補正して電圧制御発振器を制御して基準信号を発生する。 （もっと読む）

【課題】１つの位相比較器及びループフィルタを複数の同期保持チャネルで共有することで、同期保持チャネルの増加に伴う回路規模の増大を抑えることが可能な信号受信装置を提供すること。
【解決手段】所定の周波数のキャリアを生成する信号生成器を含む位相同期ループ部と、衛星から受信した信号のキャリアと信号生成器が生成したキャリアとの位相差を検出して出力する１以上の位相比較器と、位相比較器が出力する位相差情報からノイズを除去して所望のループの応答を実現する１以上のループフィルタと、を備え、同時に追跡可能な最大衛星数Ｎ（Ｎは２以上）に対して、位相比較器及びループフィルタの数ＭはＮ＞Ｍである、信号受信装置が提供される。 （もっと読む）

装置は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第1信号を生成する局部発振器(LO)と、少なくとも2つの入力を有する優先制御部とを有し、入力の各々は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第2信号をそれぞれ受信し、優先制御部は、少なくとも2つの第2信号の内の少なくとも1つの第2信号の精度を判定し、何れかの第2信号は少なくとも2つの第2信号の内で精度が最高であるように指定され、優先制御部は、最高精度から最低精度へ少なくとも2つの第2信号を順番に並べ、少なくとも2つの第2信号の順番に基づいて、装置に利用可能な最高精度の第2信号に対してLOのオフセットエラーを補正するように、LOが調整される。
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装置は、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第1信号を生成する局部発振器(LO)と、タイミング情報、周波数情報、位相情報及びそれらの組み合わせの内の少なくとも1つを有する第2信号を受信する入力を有するLOエラー補正部とを有し、第2信号はLOを調整するために使用され、LOエラー補正部は、第2信号がLOを調整するために利用可能でなくなった場合に、第2信号より精度が低いソースを用いてLOを調整し、第2信号が少なくとも一次的に利用可能になった場合に、第2信号に対するLOのオフセットエラーを判定し、当該装置が継続的にLOを調整するために第2信号を利用する前に、第2信号が利用可能でなくなった場合、第2信号が一次的に利用可能であった期間内に取得された情報に基づいて、第2信号に対するLOのオフセットエラーを補正し、第2信号が以後に少なくとも一次的に利用可能になるまで、第2信号よりも精度が低いソースを用いてLOを調整する。
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【課題】リード動作時における位相調整精度を低下させることなく、ＤＬＬ回路の消費電力を低減する。
【解決手段】ＯＤＴ機能を有するデータ入出力回路８０と、データ入出力回路８０の動作タイミングを規定する内部クロックＬＣＬＫを生成するＤＬＬ回路１００とを備える。ＤＬＬ回路１００は、内部クロックＬＣＬＫを高精度に位相制御する第１のモードと、低消費電力で動作する第２のモードとを有し、データ入出力回路８０がＯＤＴ動作を行っていない場合には第１のモードで動作し、データ入出力回路８０がＯＤＴ動作を行っている場合には第２のモードで動作する。このように、ＯＤＴ動作の有無によってＤＬＬ回路１００の動作モードを切り替えていることから、厳密な位相制御が不要なＯＤＴ動作時における消費電力を低減することが可能となる。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＰＬＬ回路２２ａから出力された１Ｈｚの信号が、第１伝送経路を経由してＰＬＬ回路２２ｂに供給される。予備側に入力された１Ｈｚの信号は、前記第１伝送経路と遅延量が等しい第２伝送経路を経由して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＰＬＬ回路２２ａからの１Ｈｚの信号と、予備側に出力して戻された１Ｈｚの信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】 各チャネル用のフェーズ・ロック・ループを有するマルチチャネル・データ検出システムの周波数エラー組み合わせ論理を提供することにある。
【解決手段】 この周波数エラー組み合わせ論理は、各チャネルに関する周波数エラー情報を受信することと、受信周波数エラー情報を結合し、結合された位相エラーを生成し、各チャネルからの受信周波数エラー情報に重みを付けるように構成された組み合わせ論理と、結合された周波数エラーを少なくとも１つのチャネル・フェーズ・ロック・ループに適用するように構成された周波数エラー出力とを含む。 （もっと読む）

【課題】複数系統の基準信号のいずれか、又は全てが断となってしまった場合でも、安定してクロック信号を生成することができるようにする。
【解決手段】断検出部２−Ａ，２−Ｂで現用系の基準信号Ａと予備系の基準信号Ｂの断を検出するようにし、断検出時には断検出信号を制御部８へ出力する。制御部８は、断検出部２−Ａからの断検出信号を受け取ると、入力切替部１の導出を基準信号Ｂに切り替え、その後、断検出部２−Ｂからの断検出信号を通知されると、制御電圧保持部６の保持電圧の更新を停止させ、切替部７の導出を制御電圧生成部５で生成される制御電圧から制御電圧保持部６に保持される保持電圧に切り替える。 （もっと読む）

【課題】製造プロセスなどに依存することなく、安定した高精度なサンプリングクロックを生成する。
【解決手段】遅延段検出回路１４は、位相検出部１３の位相検出結果から、デジタル可変遅延ライン１２の出力信号が基本クロックＣＬＫｒｅｆから１周期遅延するバッファの遅延段数を検出する。遅延段数選定部２１は、遅延段検出回路１４が検出した最新の検出結果と過去の任意の回数分の検出結果との差を算出し、設定された遅延段数以下の際に最新の検出結果を出力する。位相／遅延段数変換部１５は、入力された位相遅延の設定信号と使用検出遅延段数保持部２２の遅延段数のデータとから、位相遅延に必要なバッファの遅延段数を算出し、遅延設定データとして算出し、デジタル可変遅延ライン１１₁ 〜１１_n は、遅延設定データに基づいて遅延したサンプリング信号を生成する。 （もっと読む）

【課題】上位からのクロックに位相同期したクロックを供給するクロック供給装置に関し、現用系と予備系とのクロックの位相を一致させる。
【解決手段】システムクロックに位相同期した現用系クロックを出力する現用系システムクロック供給装置１ａと予備系クロックを出力する予備系システムクロック供給装置１ｂとを有し、システムクロックに位相同期したクロックを出力するＤＰＬＬ部２ａ，２ｂと、このＤＰＬＬ部２ａ，２ｂからのクロックを遅延制御する可変遅延回路４ａ，４ｂと、この可変遅延回路４ａ，４ｂを介して出力する現用系クロックと予備系クロックとの位相を比較する位相比較部７ａ，７ｂと、この位相比較部７ａ，７ｂによる現用系クロックと予備系クロックとの位相比較結果により、可変遅延回路４ａ，４ｂの遅延量を制御する位相比較判定部５ａ，５ｂとをそれぞれ備えている。 （もっと読む）

【課題】 セレクタ３によるクロックの切り替え時に、効果的に出力クロックｆｏの波形の乱れを抑制することは困難であった。
【解決手段】 複数のクロックのいずれかを入力クロックとして選択するセレクタ３と、入力クロックを分周する１／ｍ分周器４と、出力クロックｆｏを分周する１／ｎ分周器５と、１／ｍ分周器４により分周されたクロックと１／ｎ分周器５により分周されたクロックとの位相差を検出する位相差検出器７と、位相差検出器７により検出されたその位相差に応じて電圧レベルが変動する入力電圧に基づいて出力クロックｆｏを出力する電圧制御発振器９と、を備え、その入力電圧の電圧レベルが実質的に一定に保持されたうえで、セレクタ３によって入力クロックとして選択されるクロックが変更される。 （もっと読む）

【課題】入力クロック信号と同期した複数個の出力クロック信号を調節可能な相対的位相差でもって供給する。
【解決手段】制御可能なオシレータＤＣＯがフェーズロックループの出力信号ＣＫｏｕｔを発生し、且つ位相検知器ＰＤがＰＬＬ１２の入力クロック信号ＣＫｉｎとＰＬＬ出力信号ＣＫｏｕｔとの間の位相差を決定し、且つオシレータＤＣＯを使用されているクロック信号ＣＫｉｎと同期させる位相検知器出力信号を供給する。ここで、クロック信号ＣＫｉｎと同期されている調節可能な相対的な位相差を有する複数個のＰＬＬ出力信号を供給可能にするために、位相差の決定のためにＰＬＬの出力信号ＣＫｏｕｔの位相シフトをしたバージョンＣＫ＜１：８＞を発生し且つ使用されているクロック信号ＣＫｉｎの位相と比較し、且つＰＬＬ出力信号ＣＫｏｕｔの調節し位相シフトしたバージョンＣＫ＜１：８＞を更なるＰＬＬ出力信号ＣＫ＜１：８＞として供給する。 （もっと読む）

【課題】ＰＬＬ及びＰＬＬの動作方法に関し、制御可能なオシレータが出力信号を発生し且つＰＬＬの入力クロック信号として使用するために第一クロック信号及び第二クロック信号の間でスイッチオーバーさせる。
【解決手段】現在使用されているクロック信号（ＣＫｉｎ１又はＣＫｉｎ２）が出力信号を発生するために、このクロック信号と出力信号との間の位相差が決定され且つオシレータの制御のために使用され、一方現在使用されていないクロック信号（ＣＫｉｎ２又はＣＫｉｎ１）が出力信号を発生するために、出力信号に関してのその周波数差が決定され且つ格納され且つ継続的にアップデートされ且つ、前に使用されていないこのクロック信号へのスイッチオーバーの後にオシレータの制御のために提供される。ＰＬＬ出力信号はどのようなスイッチオーバーに関連する周波数変化よりも迅速に追従することが可能である。 （もっと読む）

【課題】周波数安定性と位相雑音特性に優れた局部発振装置を提供すること。
【解決手段】所定の信号処理手段に入力される少なくとも２つの局部発振信号を出力する局部発振装置であって、固定周波数である第１の局部発振信号を発する第１の発振手段と、可変周波数である第２の局部発振信号を発する第２の発振手段と、を備え、第２の発振手段は、第１の局部発振信号を入力して当該第１の局部発振信号の変化を補正する第２の局部発振信号を出力する。 （もっと読む）