【課題】位相誤差を補償しながら設定可能な位相オフセットで多相信号を生成するための方法等を提供する。
【解決手段】一実施形態において、回路は、第１の周波数及び第１の位相を有する第１の周期信号を生成する第１のＬＣ型電圧制御発振器（ＬＣＶＣＯ）と、第２の周波数及び第２の位相を有する第２の周期信号を生成する第２のＬＣＶＣＯとを有し、第２の位相は、９０度オフセットで第１の位相に対してオフセットされる。 （もっと読む）

【課題】位相同期回路においてロックアップを高速化する。
【解決手段】位相同期回路１００は、基準信号の周波数にＸを乗じて得られる出力周波数を有し、基準信号源１８０と、電圧制御発振器１１０と、位相比較器１２０と、第１チャージポンプ１３０と、ループフィルタ１５０と、カウンタ１６１と、第２チャージポンプ１７０と、制御回路１６４とを備える。電圧制御発振器１１０は、第１信号、および逆相の第２信号を生成する。スイッチ１４０は、第１チャージポンプ１３０で生成された電流信号をループフィルタ１５０に供給する。カウンタ１６１は、基準信号の１周期期間に含まれる、第２信号のサイクル数をカウントする。第２チャージポンプ１７０は、互いに反対符号の第１電流信号と第２電流信号をループフィルタ１５０に供給可能である。制御回路１６４は、サイクル数とＸの値との比較に基づき、スイッチ１４０および第２チャージポンプ１７０を制御する。 （もっと読む）

【課題】消費電力を低減し、かつ回路面積も小さい位相調整回路を提供すること
【解決手段】位相調整回路１００は、複数の遅延素子回路１２１〜１２４をリング状に結合したＶＣＯ１２０を有するＰＬＬ発振回路１００を備える。また位相調整回路１００は遅延素子回路を所望の遅延量に応じた数（１２５〜１２７）だけ有し、入力信号に前記所望の遅延量を与える位相遅延回路２００、２１０を備える。ＰＬＬ発振回路１００は基準クロックの入力に応じた基準信号に、基準信号の所定周期分の遅延を与えた発振信号をＶＣＯ１２０において生成する。ＰＬＬ発振回路１００は、基準信号と、発振信号に応じた信号と、が略同位相となるように算出された遅延量に応じた遅延制御信号を遅延素子回路１２１〜１２４、及び遅延素子回路１２５〜１２７の各々に対して入力する。 （もっと読む）

【課題】低速ディジタル回路において発生するノイズがアナログ回路に与える影響を小さくし、回路ブロック毎のレイアウト変更を容易にする。
【解決手段】半導体集積回路は、（ａ）第１及び第２のＶＣＯと、第１及び第２のＶＣＯによって生成される信号を分周する第１及び第２の分周回路と、２つの分周信号の内の一方を選択する選択回路と、選択された分周信号に基づいて制御電圧を生成する制御電圧生成回路とを含むアナログ回路ブロックと、（ｂ）変復調回路を含む第１のディジタル回路ブロックと、（ｃ）制御回路を含む第２のディジタル回路ブロックとを備え、アナログ回路ブロックが、基板の第１及び第２の辺に沿って配置され、第２のディジタル回路ブロックが、基板の第３及び第４の辺に沿って配置され、第１のディジタル回路ブロックが、アナログ回路ブロックと第２のディジタル回路ブロックとの間に配置されている。 （もっと読む）

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。 （もっと読む）

【課題】ノーマルなクロックとＳＳＣとを生成するクロック発生回路における回路面積を低減しながら、高精度のＳＳＣを生成する。
【解決手段】電圧制御発振器から出力されたクロック信号ｖｃｏ１は、分周器１３によって分周され、分周クロックｐｈ０としてセレクタ１５に出力される。分周器１３は、制御回路１２の制御信号Ｐｃｏｎに基づいて、周期の１／ｍずつ位相のシフトした分周クロックｐｈ１〜ｐｈｍを出力する。セレクタ１５は、分周クロックｐｈ０〜ｐｈｍのうち、最も近い位相シフトをもつ２つの分周クロックｐｈｊ，ｐｈｊ＋１を選択する。位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 （もっと読む）

【解決手段】周波数分周器は、複数のインジェクションロックリング発振器（ＩＬＲＯ）を含む。第１ＩＬＲＯは、クロスカップルされたＮチャネルトランジスタの対、負荷抵抗の対、インテグレイトキャパシタ、及び電流注入回路を含む。各トランジスタのドレインは、他方のトランジスタのゲートに結合される。各負荷抵抗は、各トランジスタのドレインを回路電圧源に結合する。インテグレイトキャパシタは、各トランジスタのソースに結合する。電流注入回路は、第１周波数の発振入力信号に応答して、各トランジスタのソースから回路グランドへのパスを交互にオープン及びクローズする。これに応答して、各トランジスタのドレインの電圧状態は交互にラッチ及びトグルされて、２分周された発振信号の差動対が生成される。逆位相で駆動される第１及び第２ＩＬＲＯは、位相直交する２つの差動出力信号を生成する。 （もっと読む）

局部発振器は、相対的に低い周波数の信号を、集積回路にわたりミキサの位置まで伝達する。ミキサの近くでは、周波数逓倍サブハーモニック注入同期発振器（ＳＨＩＬＯ）が、その信号を受信し、それからより高い周波数の信号を発生させる。ＳＨＩＬＯがＩおよびＱ直交位相信号を出力する場合には、ＩおよびＱ信号がミキサをドライブする。ＳＨＩＬＯが直交位相信号を発生させない場合には、直交位相発生回路が、ＳＨＩＬＯ出力信号を受信し、それからミキサをドライブするＩおよびＱ信号を発生させる。１つの有利な態様において、局部発振器からＳＨＩＬＯまでの距離を越えて伝達される信号の周波数は、近くでミキサをドライブするＩおよびＱ信号の周波数よりも低い。距離を越えて伝達される信号の周波数を低くすることは、従来のシステムと比較すると、５０パーセント以上、ＬＯ信号分配システムの電力消費を減じることができる。
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【課題】外部クロック信号に対して所定の位相差を有する遅延クロック信号を精度良く生成することができるＤＬＬ回路を提供する。
【解決手段】ＤＬＬ回路１は、制御部１０と、第１および第２のノードＮＤ（０），ＮＤ（ｎ）間に直列接続されたｎ個（ｎは２以上の整数）の遅延部Ｄ（１）〜Ｄ（ｎ）とを含む。第１のノードＮＤ（０）には外部クロック信号ＣＬＫＩＮが入力される。制御部１０は、ｎ個の遅延部Ｄ（１）〜Ｄ（ｎ）のうち所定の２個の遅延部Ｄ（４），Ｄ（ｎ）の出力信号ＣＬＫＡ，ＣＬＫＢの位相差に応じた制御電圧ＶＣを出力する。各遅延部Ｄは互いに同一の構成を有し、入力された信号に対して制御電圧ＶＣに応じた遅延時間だけ遅延した信号を出力する遅延バッファＩと、遅延バッファＩの出力を電源電圧の振幅を有する矩形波に整形して出力する整形バッファＪとを含む。遅延部Ｄ（４）〜Ｄ（ｎ）の出力信号が遅延クロック信号として用いられる。 （もっと読む）

【課題】位相ロックの精度を向上する。
【解決手段】クロック生成回路は、出力クロックの周期または位相を段階的に遅延する第１の遅延回路および前記第１の遅延回路の遅延時間を設定し制御する第１のカウンタを有する逓倍回路と、前記逓倍回路内の第１の遅延回路から出力された前記出力クロックを入力し、前記出力クロックを所定時間遅延させる第２の遅延回路および前記第２の遅延回路の遅延時間を設定し制御する第２のカウンタを有する位相同期回路を備え、前記逓倍回路は、初期値が第１の値であり第１のカウンタのカウンタ値が一定時間以内で変化しない場合に第２の値が設定される第３のカウンタをさらに有し、前記第３のカウンタのカウンタ値が前記第１の値から前記第２の値に変化した時、前記第２の遅延回路の遅延時間が前記第１の遅延回路の遅延時間と同じかあるいは少し長い遅延時間となるように前記第２のカウンタのカウンタ値を設定する。 （もっと読む）

【課題】冗長化された基準周波数発生システムにおいて、現用側と予備側での出力切替時に出力信号のタイミングが急激に変動するのを防止する。
【解決手段】現用側の基準周波数発生装置５１においては、自機のＧＰＳ受信機２１ａが生成する１ＰＰＳ信号がＰＬＬ回路２２ａに供給される。予備側の基準周波数発生装置５２においては、現用側の基準周波数発生装置５１のＰＬＬ回路２２ａから出力された１Ｈｚの信号が、第１伝送経路を経由してＰＬＬ回路２２ｂに供給される。予備側に入力された１Ｈｚの信号は、前記第１伝送経路と遅延量が等しい第２伝送経路を経由して現用側に戻される。現用側の基準周波数発生装置５１は、自機のＰＬＬ回路２２ａからの１Ｈｚの信号と、予備側に出力して戻された１Ｈｚの信号と、の時間差に基づき補正用信号を出力する。予備側の基準周波数発生装置５２は、補正用信号に基づいて、ＰＬＬ回路２２ｂの出力信号の位相を調整する。 （もっと読む）

【課題】実装スペースとコストの更なる低減のため、電子機器内の水晶部品を１つに集約するためには、消費電流や周波数精度の問題があった。
【解決手段】本発明の水晶発振器は、音叉型水晶振動体と、この振動体の温度による発振周波数の変化を、時間領域で連続的に補正するための温度補償回路を含んだ発振回路とを備え、この発振回路の出力を源振として高周波クロック信号を出力する、複数のＰＬＬ（フェイズロックループ）回路を備える。このような構成にすることにより、電子機器内で必要とされる全てのクロック信号を、精度良く提供することができる。 （もっと読む）

【課題】ユーザ側装置で立上りタイミングが一致した２つの信号を容易に得られる基準周波数発生装置を提供する。
【解決手段】基準周波数発生装置は、ユーザ側装置へ１０ＭＨｚ及び１Ｈｚの信号をそれぞれ出力する２つの出力端子と、ユーザ側装置から戻された上記信号をそれぞれ入力する２つの入力端子と、を備える。基準周波数発生装置を初めてユーザ側装置に接続したときは、２つの出力端子から出力される波形は何れも、その立上りタイミングがＵＴＣの１秒に正確に同期している。この基準状態で、出力する１Ｈｚの波形と、ユーザ側装置から戻された１Ｈｚの波形との間で、立上りタイミングの差が測定される。また、ユーザ側装置から戻された１Ｈｚの波形と、同様に戻された１０ＭＨｚの波形との間で、立上りタイミングの差が測定される。ＣＰＵは、得られた時間差に基づき、１０ＭＨｚ及び１Ｈｚの出力信号波形の位相を所定の関係に従って調整する。 （もっと読む）

【課題】 位相誤差の小さい、発振信号の精度が高いＰＬＬ回路及び無線機を提供する。
【解決手段】 第一差動信号を生成する第一発振部と、前記第一差動信号を９０度の位相差をもつ第二差動信号を生成する第二発振部と、を有する電圧制御発振器と、前記第一及び第二差動信号に基づく第三差動信号の位相と、基準信号の位相とを比較する位相比較器と、前記位相比較器の比較結果に基づいて、前記電圧制御発振器を制御する制御電圧を生成するループフィルタと、を具備することを特徴とするＰＬＬ回路。 （もっと読む）

【課題】より位相差の微小な多相クロックを生成しつつ、消費電流の増大を抑制した多相クロック生成回路及びオーバーサンプリング回路を提供する。
【解決手段】１対の入出力端子と、遅延量制御端子にバイアスした電圧に応じた遅延量を発生させる２つの遅延ラインの出力の位相差を検出する位相比較器１３と、位相比較器１３の出力を平均化する平均化フィルタ１４とを備え、一方の遅延量制御端子に基準電圧を接続し、他方の遅延量制御端子に平均化フィルタ１４の出力を接続し各遅延ラインの出力が所定の位相差を持つように制御する遅延量制御部１１と、複数かつ同数個の遅延素子を直列に接続した複数の遅延ライン２１を備え、各遅延ライン２１は基準電圧を接続した遅延素子２２の数及び平均化フィルタ１４の出力電圧を接続した遅延素子の数の組み合わせを異ならせたクロック遅延部２０とを備え、所定の位相差を持つ多相クロックを生成する。 （もっと読む）

入力信号から、低減されたスキューを有する１つまたはより多くの出力クロック信号を生成する回路が提供される。入力信号は、出力クロック信号の周波数とは異なった周波数を有するオリジナルクロックの遷移から導き出される遷移を有する。出力クロック信号の周波数は、入力信号についての周波数と、整数比との乗算からの積である。回路は、積算器と、小数位相検出器と、ループフィルタを含む。積算器は、数値的オフセット値を数値的位相値に周期的に追加する。出力クロック信号は、この数値的位相値から生成される。小数位相検出器は、数値的位相値から、入力信号の遷移の各々についてのそれぞれの数値的位相誤差を生成する。ループフィルタは、それぞれの数値的位相誤差のフィルタリングから数値的オフセット値を生成する。
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【課題】出力信号の位相を微小に制御することを課題とする。
【解決手段】第１の遅延ラインでは、入力信号の入力を受け付けると、信号の位相に対して遅延量を加える遅延器各々によって当該入力信号の位相に対して遅延量を加えるとともに当該遅延器ごとの遅延信号を出力し、ＤＬＬ回路では、第２の遅延ラインが、外部にて周波数の異なる信号に切り替えることが可能である外部信号の入力を受け付けると、遅延器各々によって当該外部信号の位相に対して遅延量を加え、第２の遅延ラインの複数の遅延器すべてによって遅延された遅延信号と、当該第２の遅延ラインにて遅延量が加えられていない外部信号との位相差を比較し、位相比較器によって比較される遅延信号を外部信号に同期させる電圧であって、当該位相比較器によって出力された位相差から生成された制御電圧を、第１の遅延ラインおよび第２の遅延ラインの複数の遅延器各々に入力する。 （もっと読む）

【課題】低消費電力の振幅変調無線受信機を提供すること。
【解決手段】無線受信機は、無線周波数入力信号および利得制御信号を受信し、増幅信号
を提供する増幅器と、高閾値コンパレーターの出力を受信し利得制御信号を提供する自動
利得制御回路と、増幅信号および局部振動信号を組み合わせて混合出力を提供するミキサ
ーと、混合出力を基準レベルと比較し高閾値コンパレーターの出力を提供する高閾値コン
パレーターと、混合出力を基準レベルと比較し無線受信機の出力を提供する低閾値コンパ
レーターとを含む。 （もっと読む）

【課題】クロック信号ＣＫに対し、１周期Ｔだけ正確に遅れた出力信号ＯＴ、及び、可変遅延回路７０に用いたｎ個の各遅延セルにて均等な遅延時間Ｔ／ｎの出力信号を得る。
【解決手段】ＤＬＬ回路は、制御信号ＣＴＬに基づき遅延時間が変わる同一構成の遅延セル５０−１１，〜，５０−３ｎにより構成される第１、第２の入力ゲート４０−１，４０−２及び可変遅延セル７０と、遅延セル５０−１１と入力容量が同一の位相比較回路８０内の第３、第４の入力ゲート８２−１，８２−２とを有している。位相比較回路８０は、クロック信号ＣＫが入力ゲート４０−１を経た出力信号ＣＫ−Ａと、クロック信号ＣＫが入力ゲート４０−２と可変遅延回路７０とを経て遅延した出力信号ＯＴとの各信号波形の位相を比較する。その比較結果は、負帰還を掛ける制御信号ＣＴＬとして、入力ゲート４０−１、４０−２及び可変遅延回路７０へ与えるようにした。 （もっと読む）

複数のクロック信号を生成するための方法。前記方法は、位相ロックループ（ＰＬＬ）を使用して基準クロック信号を生成するステップを有する。前記基準クロックが、複数のクロック分周器ユニットのそれぞれに供給され、前記複数のクロック分周器ユニットのそれぞれが、前記受信基準クロック信号を分周して、対応する分周クロック信号を生成する。前記方法は、前記対応する受信分周クロック信号の周波数と、除去するサイクル数とに基づいて、それぞれが有効周波数を有する複数のドメインクロック信号を生成するために、（所定の数のサイクルにつき）１以上のクロックサイクルを除去する。
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