【課題】クロックフェイズの切り替わりにおける電圧スパイクの低減と共に出力電圧の収束速度の向上を図る。
【解決手段】第１及び第２の同相電圧検出器３０１，３０２は、ノンオーバーラップ期間が設定された２相クロックで駆動され、第１の同相電圧検出器３０１は、第１のクロック位相において充電動作し、第２のクロック位相において出力同相電圧の生成と電荷保持動作をし、第２の同相電圧検出器３０２は、第２のクロック位相において充電動作し、第１のクロック位相において出力同相電圧の生成と電荷保持動作をし、ノンオーバーラップ期間において、第１及び第２の同相電圧検出器３０１，３０２は、スイッチ３５ａ〜３５ｆ、３６ａ〜３６ｆにより入力段及び出力段と電気的に分離され、同相電圧出力トランジスタのゲート・ソース間寄生容量により電荷保持動がなされる構成となっている。 （もっと読む）

【課題】 入力段及び出力段の電源電位にかかわらず、増幅器の電力消費を抑えつつスルーレートを向上する。
【解決手段】 増幅器は、差動入力端子及び出力端子を有し、前記出力端子が前記差動入力端子の一方に帰還され、前記差動入力端子の他方に入力される入力信号を増幅し前記出力端子から出力するボルテージフォロア回路と、前記ボルテージフォロア回路に所定の電流を供給する第１電流源と、前記差動入力端子の他方と前記出力端子との間の電位差が所定値以上である場合に前記ボルテージフォロア回路に電流を供給する第２電流源と、を備える。 （もっと読む）

【課題】差動対を構成する２つのＰＭＯＳトランジスターにおけるＮＢＴＩの発生を可能な限り防ぐことにより出力オフセット電圧の発生を抑制可能な差動増幅回路及び集積回路装置を提供すること。
【解決手段】差動増幅回路１は、第１の信号が入力されるＰＭＯＳトランジスター１０（第１のＰＭＯＳトランジスターの一例）と、第２の信号が入力されるＰＭＯＳトランジスター２０（第２のＰＭＯＳトランジスターの一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター１０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター１４（第１のスイッチ部の一例）と、制御信号ＸＳＴＢに基づいて、ＰＭＯＳトランジスター２０のゲートとバックゲートを同電位にするか否かを選択するＰＭＯＳトランジスター２４（第２のスイッチ部の一例）と、を含む。 （もっと読む）

【課題】 本発明は、低速信号よりも高速信号を増幅し、かつ、消費電力を抑える受信回路並びにそれを備えた半導体装置及び情報処理システムを実現することを目的とする。
【解決手段】 本発明の受信回路並びにそれを備えた半導体装置及び情報処理システムは、第１の増幅器と、第１の増幅器よりもカットオフ周波数の低い第２の増幅器とを有し、第１の増幅器及び第２の増幅器に受信信号を入力し、第１の増幅器の出力から第２の増幅器の出力を減じて出力する。 （もっと読む）

【課題】回路面積が小さな電流源回路を提供する。
【解決手段】この電流源回路では、直流電圧Ｖ１に応じた値の参照電流Ｉ１を生成し、その電流Ｉ１のうちの電流ＩｒをダイオードＤ１に流し、残りの電流Ｉ１−ＩｒをダイオードＤ２に流し、ダイオードＤ１，Ｄ２のアノードの電圧ＶＲ１，ＶＲ２を差動増幅回路のトランジスタＱ１，Ｑ２のベースに与える。また、直流電圧Ｖ２に応じた値の参照電流Ｉ２を生成し、その電流Ｉ２を差動増幅回路の駆動電流とする。トランジスタＱ１のコレクタに流れる定電流Ｉｏ＝Ｉｒ・（Ｖ２／Ｖ１）が電流源回路の出力電流Ｉｏとなる。したがって、外付け用の端子および外部抵抗器が不要となる。 （もっと読む）

【課題】消費電流を増加させずにスルーレートを向上する差動増幅回路、表示用駆動回路を提供する。
【解決手段】差動増幅回路は、差動信号を入力する入力段と、入力段の出力に基づいて容量性負荷を駆動する出力段とを具備する。入力段は、差動信号を入力する差動信号入力部（ＭＮ１／ＭＮ２、ＭＮ１１／ＭＮ１２／ＭＰ２１／ＭＰ２２）と、差動入力部にバイアス電流を供給する電流源（ＭＮ３、ＭＮ１０／ＭＰ２０）と、電流源（ＭＮ３、ＭＮ１０／ＭＰ２０）に並列に挿入される可変容量（Ｃｓ）を含むスルーレート調整部（４１４、４１５）とを備える。 （もっと読む）

ヘテロ接合バイポーラトランジスタ及びロングゲート疑似格子整合高電子移動度トランジスタを備える回路ユニット（ＣＵ）。前記ロングゲート疑似格子整合高電子移動度トランジスタのソース（Ｓ）又はドレイン（Ｄ）が、前記ヘテロ接合バイポーラトランジスタのコレクタ（Ｃ）又はエミッタ（Ｅ）に電気的に結合される。 （もっと読む）

【課題】バイアス信号を切りかえに伴う動作特性の悪化を低減した半導体集積回路を提供する。
【解決手段】半導体集積回路１０は、入力電流Ｉｉｎを受け、それに応じた出力電流Ｉｏｕｔ１を別の回路に供給する。第１可変抵抗Ｒ１の第１端子は、入力端子Ｐ１と接続される。第１トランジスタＭ１および第２トランジスタＭ２は、電源端子と第１可変抵抗Ｒ１の第２端子の間に順に直列に設けられる。第３トランジスタＭ３および第４トランジスタＭ４は、電源端子と出力端子Ｐ２との間に順に直列に設けられる。第１トランジスタＭ１および第３トランジスタＭ３それぞれのゲートは第１可変抵抗Ｒ１の第２端子に接続される。第２トランジスタＭ２および第４トランジスタＭ４それぞれのゲートは入力端子Ｐ１に接続されている。第１可変抵抗Ｒ１は、その抵抗値が入力電流Ｉｉｎに応じて切りかえ可能に構成される。 （もっと読む）

【課題】新規なオペアンプの回路を示す。
【解決手段】オペアンプの、負の入力端子と出力端子の間に、直列にＲｃ１とＲｃ２を、Ｒｃ１とＲｃ２の間のノードと正の入力端子の間にＣｃ１を、正の入力端子とグラウンド端子の間に位相補償容量Ｃｃ２を、つないだことを特徴とするオペアンプ回路を示す。容量値、抵抗値はいずれも使用プロセスにおける、チップ面積の極端な増大につながらない範囲内の値で設定できる。また設計後に事後的に容量、容量と抵抗を追加でき、チップ外部に接続することも出来る。 （もっと読む）

【課題】プロセスばらつきによる影響を低減して動作が不安定になることを抑制することのできるオペアンプを提供する。
【解決手段】オペアンプは、電流源として動作するトランジスタＴｒ２と、差動対１１と、カレントミラー回路１２とを含む第１差動増幅回路１０と、差動対２１と、電流源２２と、カレントミラー回路２３とを含む第２差動増幅回路２０とを備える。差動対２１のトランジスタＴｒ１１のゲートに供給されるトランジスタＴｒ３，Ｔｒ５のドレイン電圧（ノードＮ１の電圧）を、電流源２２であるトランジスタＴｒ１５，Ｔｒ１６のゲートに供給する。 （もっと読む）

【課題】電源ノイズ耐性の優れ、かつ低消費電流でかつ多段接続が可能な増幅回路を実現する。
【解決手段】第１の電位変換用トランジスタ対（ＭＮ１，ＭＮ２）および第２のプリチャージトランジスタ対（ＭＰ３，ＭＰ４）を用いて電流／電圧変換用の容量素子（ＣＬ１，ＣＬ２）の対向電圧をそれぞれ第１の電源（ＶＤＤ）レベルおよび第２の電源（ＶＳＳ）レベルにプリチャージする。このプリチャージ完了後、第１の電源から差動トランジスタ対（ＭＰ１，ＭＰ２）を介して定電流を入力信号（ＶＩＰ，ＶＩＮ）に応じて振り分けて容量素子に供給する。この容量素子への電流供給停止後、第１のトランジスタ対（ＭＮ１，ＭＮ２）をオン状態、第２のトランジスタ対（ＭＰ３，ＭＰ４）をオフ状態に設定し、出力ノード（２ａ，２ｂ）の電圧のレベルシフトをして、出力信号（ＶＯＮ，ＶＯＰ）を生成する。 （もっと読む）

【課題】簡易な回路構成であり、かつ、レールツーレール入力の小振幅差動信号を受信して、低消費電力、低ゆがみ、高速に増幅出力することができ、電圧が異なる複数の電源が存在する系においても使用することができるレシーバ回路を提供する。
【解決手段】ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、差動出力信号の同相入力電圧レベルに応じて、差動回路のテールカレントを補償する電流補償ミラー回路と、差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタとを備えている。 （もっと読む）

【課題】補償回路とプリドライバを組み込んでおり、プロセス変動に対して補償されるスルーレートを有する出力バッファを提供する。
【解決手段】補償回路３７０は、演算増幅器２５０と、増幅器の出力に結合されたゲートを有する第２のＮＦＥＴ２４０、第３のＮＦＥＴ３７１、及び実行抵抗３８１から構成される。出力バッファ３００は、ＩＣチップのコア１５０がプリドライバ３１０に制御信号をアサートする。これに応答して、プリドライバ３１０は、第１のＮＦＥＴ３２０にバッファリングされた制御信号をアサートし、第１のＮＦＥＴ３２０をオンにし、ＶＳＳレベルの出力信号をパット２３０にアサートする。 （もっと読む）

【目的】位相変動を抑制させて安定した動作が可能な演算増幅器を提供することを目的とする。
【構成】第１及び第２入力信号各々に対応した電流を送出する入力段に対して電流を供給する第１トランジスタ、及び、入力段から送出された電流に応じた電位レベルを有する出力信号を生成する出力段に対して電流を供給する第２トランジスタに、夫々バイアス電圧を供給するにあたり、第１トランジスタにバイアス電圧を供給する為の配線と、第２トランジスタにバイアス電圧を供給する為の配線とを互いに電気的に絶縁する。 （もっと読む）

【課題】回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供する。
【解決手段】ソースアンプ１２１は、差動回路３００、カレントミラー回路２１０、出力回路２１２を含んで構成されている。差動回路３００は、高耐圧のＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂがカレントミラー回路２１０と並列接続された差動対Ｎ１１と、ＮＭＯＳトランジスタＮ１３と、を含んで構成されている。シンクアンプは、差動回路３０２、カレントミラー回路２１６、及び出力回路２１８を含んで構成されている。差動回路３０２は、高耐圧のＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ１２と、ＰＭＯＳトランジスタＰ１５と、を含んで構成されている。 （もっと読む）

【課題】透過周波数域における利得が一定かつ遮断周波数域への遷移における利得変化が急峻であって、かつ、帯域外抑圧比の大きい低周波透過回路を提供すること。
【解決手段】本発明の一態様は、インダクタ素子を有する低周波透過フィルタ１０１と、低周波透過フィルタ１０１に縦続接続され、低周波透過フィルタ１０１が透過から遮断へ遷移する周波数近傍かつ透過周波数域内に利得の盛り上がりを有する増幅器１００と、を備える低周波透過回路である。 （もっと読む）

【課題】フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させる。
【解決手段】ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段（１１）と、差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段（１２）と、差動入力段とカスコード段に共通に接続された電流回路（Mn11〜Mn13,Mn21〜Mn23）と、カスコード段の出力ノードに接続された出力段（１３）とを備えたコンパレータ回路において、前記電流回路は、カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成した。 （もっと読む）

【課題】オフセットが少なく、低ノイズの差動増幅回路及び電源回路を提供する。
【解決手段】本発明にかかる差動増幅回路は、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋から入力される差動電圧を第１及び第２の電流Ｉ１、Ｉ２に変換する入力変換回路１０１と、第１の電流Ｉ１に対応する第３の電流Ｉ３と第２の電流Ｉ２との間で演算を行い、第４の電流Ｉ４を得る出力演算回路１０３と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋を同電位とするスイッチＳＷ１と、反転入力端子ＩＮ−及び非反転入力端子ＩＮ＋が同電位となった場合に出力演算回路１０３が第２及び第３の電流Ｉ２、Ｉ３間で演算を行ったときの電位を保持する容量Ｃｏｆｆと、出力演算回路１０３から入力される第４の電流Ｉ４を外部に出力する出力バッファ回路１０４と、出力演算回路１０３から入力される第４の電流Ｉ４を記憶する容量Ｃｂとを備える。 （もっと読む）

【課題】トランジスタの製造ばらつき等があっても、低電源電圧で動作し、広範囲の入力電圧に対してプッシュプル動作の出力電流が得られる差動増幅器を提供する。
【解決手段】差動増幅器１は、第１の導電型のトランジスタで構成され、入力信号を受けて第１の差動電流Ｉ１１、Ｉ１２を出力する第１の差動対１０と、第１の差動電流Ｉ１１、Ｉ１２に基づき、第１の吐き出し側出力電流Ｉ１８及び第１の吸い込み側出力電流Ｉ１６をそれぞれ第１の出力端子ＯＰ及び第２の出力端子ＯＮに対して出力する第１の電流増幅部１１と、第２の導電型のトランジスタで構成され、入力信号を受けて第２の差動電流Ｉ１Ｃ、Ｉ１Ｄを出力する第２の差動対２０と、第２の差動電流Ｉ１Ｃ、Ｉ１Ｄに基づき、第２の吐き出し側出力電流Ｉ１Ｋ及び第２の吸い込み側出力電流Ｉ１Ｉをそれぞれ第１の出力端子ＯＰ及び第２の出力端子ＯＮに対して出力する第２の電流増幅部２１と、を有する。 （もっと読む）

【課題】新規なオペアンプの位相補償回路及び位相補償方法を示す。
【解決手段】オペアンプの正の入力端子と、出力端子の間に、容量、または容量と抵抗を直列に接続することで、位相補償を行い、安定した動作のできるオペアンプ回路を示す。容量値、抵抗値はいずれも使用プロセスにおける、チップ面積の極端な増大につながらない範囲内の値で設定できる。また設計後に事後的に容量、容量と抵抗を追加でき、チップ外部に接続することも出来る。 （もっと読む）