【課題】より十分な出力電流を流せる出力回路を提供する。
【解決手段】ＰＭＯＳトランジスタ１２のドレイン電流が大きい場合、ＰＭＯＳトランジスタ１３は非飽和領域で動作する。このときＮＭＯＳトランジスタ１４及び１７のゲート電圧は電源端子電圧付近まで上昇している。このため、ＮＭＯＳトランジスタ１７のゲート・ソース間電圧は大きくなり、十分な出力電流が流れる。 （もっと読む）

【課題】受信装置の終端抵抗器の抵抗値がばらついている場合であっても安定した通信を行うことができる送信装置を提供する。
【解決手段】送信装置１０Ａは、第１トランジスタ１１、第２トランジスタ１２、電流源１３、送信回路１４、差演算部１５および電流調整部１６を備える。トランジスタ１１，１２は差動対を構成している。差演算部１５は、トランジスタ１１，１２のうちの一方がオン状態で他方がオフ状態であるときの第１出力端１０ａおよび第２出力端１０ｂそれぞれからの出力電圧値を入力して、これら２つの出力電圧値の差（対象電圧）を求める。電流調整部１６は、この対象電圧を入力するとともに、参照電圧入力端１０ｄに入力された参照電圧を入力して、参照電圧に基づいて対象電圧を評価し、その評価結果に基づいて、対象電圧が目標値または目標範囲内となるように電流源１３の出力電流値を調整する。 （もっと読む）

【課題】比較的簡易な構成で、定電圧駆動と定電流駆動を所望に応じて選択可能な電源回路を提供する。
【解決手段】演算増幅器１の出力端子とグランドとの間に第１及び第２の抵抗器３１，３２が直列接続されて設けられ、演算増幅器１の非反転入力端子には、所定の基準電圧が印加され、演算増幅器１の出力端子には、外部からの信号により動作制御可能に構成されてなるバッファアンプ２が接続され、バッファアンプ２の出力端子とグランドとの間には、ＭＯＳトランジスタ１１と第３の抵抗器３３が順に直列接続されて設けられ、これらの接続が、切替制御回路４、及び、第１乃至第４のアナログスイッチ２１〜２４により切り替えられることで、定電圧駆動と定電流駆動が選択可能となっている。 （もっと読む）

【課題】回路のレイアウト面積を小さくすることができるオペアンプ及び表示パネルの駆動装置を提供する。
【解決手段】ソースアンプ１２１は、差動回路３００、カレントミラー回路２１０、出力回路２１２を含んで構成されている。差動回路３００は、高耐圧のＮＭＯＳトランジスタＮ１１Ａ、Ｎ１１Ｂがカレントミラー回路２１０と並列接続された差動対Ｎ１１と、ＮＭＯＳトランジスタＮ１３と、を含んで構成されている。シンクアンプは、差動回路３０２、カレントミラー回路２１６、及び出力回路２１８を含んで構成されている。差動回路３０２は、高耐圧のＰＭＯＳトランジスタＰ１２Ａ、Ｐ１２Ｂがカレントミラー回路２１６と並列接続された差動対Ｐ１２と、ＰＭＯＳトランジスタＰ１５と、を含んで構成されている。 （もっと読む）

【課題】抵抗素子の抵抗値の基板電圧依存性をなくす。
【解決手段】基板領域（２５Ａ，２５Ｂ）上に互いに直列に接続される抵抗素子（Ｒ１、Ｒ２）において、抵抗素子の基板領域と対応の抵抗素子の間の平均電位が逆極性でかつ大きさが等しくなるように、抵抗素子端部と対応の基板領域とをバイアス配線（２７Ａ，２７Ｂ）で接続する。 （もっと読む）

【課題】Ｒａｉｌ ｔｏ Ｒａｉｌ動作する演算増幅器のトランスコンダクタンスを一定にする。
【解決手段】Ｒａｉｌ ｔｏ Ｒａｉｌオペアンプ５０には差動入力段１と出力段２が設けられる。差動入力段１には、第１の差動増幅部１１、第２の差動増幅部１２、及びバイアス切替部１３が設けられる。第１の差動増幅部１１には差動対をなすＮｃｈ ＭＯＳトランジスタＮＴ１及びＮＴ２が設けられ、第２の差動増幅部１２には差動対をなす定電流源１４とＰｃｈ ＭＯＳトランジスタＰＴ１及びＰＴ２が設けられる。バイアス切替部１３は、入力電圧Ｖｉｎレベルに応じて第１の差動増幅部１１のバイアス電流Ｉｂ６と第２の差動増幅部１２のバイアス電流Ｉｂ１とを切り替え、第１の差動増幅部１１及び第２の差動増幅部１２が共に動作する領域でのバイアス電流Ｉｂ６及びバイアス電流Ｉｂ１を補正する。 （もっと読む）

【課題】トランジスタの温度差に起因する非直線性増幅誤差を広い周波数範囲に亘って低減する。
【解決手段】入力信号をバッファリングするトランジスタＱ1，Ｑ2と、該トランジスタＱ1，Ｑ2のコレクタ端子側にコレクタ電流に依存した電圧降下を発生させる電圧発生回路と、トランジスタＱ1，Ｑ2の出力をバッファリングするエミッタフォロワ回路と、トランジスタＱ1，Ｑ2にたすきがけ接続されると共にエミッタフォロワ回路によって駆動される第１の差動増幅回路と、エミッタフォロワ回路によって駆動される第２の差動増幅回路と、トランジスタＱ1，Ｑ2と第１の差動増幅回路との間に設けられたトランジスタＱ9，Ｑ10と、第２の差動増幅回路の出力に設けられたトランジスタＱ11，Ｑ12と、トランジスタＱ1，Ｑ2及び第１、第２の差動増幅回路のコレクタ-エミッタ間電圧を等しくするバイアス電圧をトランジスタＱ9〜Ｑ12に出力するバイアス回路とを具備する。 （もっと読む）

【課題】フォールデッドカスコード接続の差動増幅段を有するコンパレータにおいて、オフセットの温度依存性を減らし検出精度を向上させる。
【解決手段】ソース共通接続された一対の差動ＭＯＳトランジスタを有する差動入力段（１１）と、差動ＭＯＳトランジスタのドレイン端子にフォールデッドカスコード接続されたカスコード段（１２）と、差動入力段とカスコード段に共通に接続された電流回路（Mn11〜Mn13,Mn21〜Mn23）と、カスコード段の出力ノードに接続された出力段（１３）とを備えたコンパレータ回路において、前記電流回路は、カスコード段のＭＯＳトランジスタのキャリア移動度の温度特性に起因する動作点の変動をキャンセルするような温度特性を付与された電流を流すように構成した。 （もっと読む）

【課題】トランジスタの製造ばらつき等があっても、低電源電圧で動作し、広範囲の入力電圧に対してプッシュプル動作の出力電流が得られる差動増幅器を提供する。
【解決手段】差動増幅器１は、第１の導電型のトランジスタで構成され、入力信号を受けて第１の差動電流Ｉ１１、Ｉ１２を出力する第１の差動対１０と、第１の差動電流Ｉ１１、Ｉ１２に基づき、第１の吐き出し側出力電流Ｉ１８及び第１の吸い込み側出力電流Ｉ１６をそれぞれ第１の出力端子ＯＰ及び第２の出力端子ＯＮに対して出力する第１の電流増幅部１１と、第２の導電型のトランジスタで構成され、入力信号を受けて第２の差動電流Ｉ１Ｃ、Ｉ１Ｄを出力する第２の差動対２０と、第２の差動電流Ｉ１Ｃ、Ｉ１Ｄに基づき、第２の吐き出し側出力電流Ｉ１Ｋ及び第２の吸い込み側出力電流Ｉ１Ｉをそれぞれ第１の出力端子ＯＰ及び第２の出力端子ＯＮに対して出力する第２の電流増幅部２１と、を有する。 （もっと読む）

【課題】ＣＭＯＳオペアンプ回路において、パワーダウン状態の解除後に定常状態に安定するまでの動作速度を高速化することができるオペアンプ回路及びオペアンプ回路の制御方法を提供する。
【解決手段】パワーダウン時はＳＷ１により電圧ＶＤＤ２をノードＮ１に印加し、出力端ＯＵＴ１から電圧ＶＤＤ２が出力されるため、位相補償用コンデンサＣ１の両電極に電位差が生じ、電荷が蓄積され、定常状態に切り替わると蓄積されていた電荷が放電され、Ｎチャネル型ＭＯＳトランジスタＴＮ３のゲートがＯＮするため、瞬時に出力端ＯＵＴ２の出力値が引き下げられた後、安定状態に落ち着く。 （もっと読む）

【課題】入力オフセットを低減できるとともに動作点の設定が容易に行なえるCMOS差動増幅回路を提供する。
【解決手段】一対の差動ＭＯＳトランジスタ(Mp1,Mp2)と、該差動ＭＯＳトランジスタのドレイン端子に各々接続された一対の負荷ＭＯＳトランジスタ(Mn1,Mn2)と、上記差動ＭＯＳトランジスタの共通ソースに接続された電流源と、を有する差動入力段（11）と、上記差動ＭＯＳトランジスタのドレイン側の電位をゲート端子に受けるように接続された一対のＮ型ＭＯＳトランジスタ(Mn3,Mn4)と、該ＭＯＳトランジスタの各々と直列をなしソース端子が第１電源電圧端子に接続された一対のＰ型ＭＯＳトランジスタ(Mp3,Mp4)と、該Ｐ型ＭＯＳトランジスタと前記Ｎ型ＭＯＳトランジスタとの間に接続されゲート端子に各々定電圧が印加されたＰ型ＭＯＳトランジスタ(Mp5）およびＮ型ＭＯＳトランジスタ(Mn5)とを有する出力段（12）とによりCMOS差動増幅回路を構成した。 （もっと読む）

【課題】差動増幅回路のオフセット電圧を小さくする。
【解決手段】本発明の差動増幅回路は、差動入力信号を受け取るＮＭＯＳトランジスタ対を備えるＮ型入力段２と、Ｎ型入力段２に接続された出力段４と、前記差動入力信号を受け取るＰＭＯＳトランジスタ対を備えるＰ型入力段３と、Ｐ型入力段３に接続された出力段５と、出力端子ＯＵＴとを備えている。出力段５は、出力段４に含まれるＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換え、接地端子を電源端子に置き換え、電源端子を接地端子に置き換えた構成を有している。出力端子ＯＵＴは、出力段４の出力と出力段５の出力に共通に接続されている。 （もっと読む）

【課題】簡単な構成で、トランジスタのゲート電圧−ドレイン電流特性は非線形であっても、またその特性が、極性が異なるトランジスタで違う特性であっても、コモンモード成分の無い差動信号が出力可能な差動駆動回路および通信装置を提供する。
【解決手段】第１および第２のトランジスタＱ１，Ｑ２のソースと電源電位源ＶＤＤの間に第１の抵抗素子Ｒ１および第２の抵抗素子Ｒ２が接続され、第３および第４のトランジスタＱ３，Ｑ４のソースと基準電位源ＶＳＳ間に第３の抵抗素子Ｒ３および第４の抵抗素子Ｒ４が接続され、第１および第２のトランジスタＱ１、Ｑ２のソースと第３および第４のトランジスタＱ３，Ｑ４のソースの電圧が各々の駆動目標電圧Ｖ１〜Ｖ４に等しくなるようにフィードバックをかけて第１および第２のトランジスタＱ１，Ｑ２のゲート、第３および第４のトランジスタＱ３，Ｑ４のゲートを駆動しドレインから出力を取り出す。 （もっと読む）

【課題】有効動作範囲が広く、位相補償用の容量の小容量化、貫通電流の抑制を実現できる増幅回路を得る。
【解決手段】入力増幅段32と、Ｐ型ＭＯＳトランジスタ36及びＮ型ＭＯＳトランジスタ38がプッシュプル回路として動作する出力段34を備えた増幅回路30に、入力端が増幅回路30の出力端と接続され、出力端が第１の位相補償容量52を介してＰ型ＭＯＳトランジスタ36のゲート電極に接続されると共に、第２の位相補償容量54を介してＮ型ＭＯＳトランジスタ38のゲート電極に接続された第１の電圧バッファ40と、入力端が増幅回路30の出力端と接続され、出力端が第３の位相補償容量56を介してＰ型ＭＯＳトランジスタ36のゲート電極に接続されると共に、第４の位相補償容量58を介してＮ型ＭＯＳトランジスタ38のゲート電極に接続された第２の電圧バッファ46を付加する。 （もっと読む）

【課題】データパターンに関わらず、低消費電流を図ることができる出力装置を提供する。
【解決手段】外部から入力されたデータ信号を差動信号に変換して出力するドライバ回路９からの差動信号を出力する出力装置であって、ドライバ回路９から入力された差動信号を低振幅で差動出力する中継バッファ部１１と、中継バッファ部１１から出力される差動信号が入力され、振幅を増幅して出力する増幅アンプ部１２と、ドライバ回路９に比べて高い駆動力で差動出力をするデータ出力部１３とを備える。 （もっと読む）

【課題】 電源電圧ＶＤＤが低い状態においても、正確に入力電圧の比較を行うことができるコンパレータを提供する。
【解決手段】 差動増幅回路１０の後段のソース接地増幅回路２０Ａにおいて、差動増幅回路１０の出力信号Ｖ２がゲートに与えられるＮチャネル電界効果トランジスタ２１と、その定電流負荷としてのＰチャネル電界効果トランジスタ２２との間にはＰチャネル電界効果トランジスタ２３が介挿されている。Ｐチャネル電界効果トランジスタ２３のゲートには、電圧Ｂ＝ＶＤＤ／２が与えられる。Ｐチャネル電界効果トランジスタ２３は、電源電圧ＶＤＤが低い状態において、差動増幅回路１０に対する入力電圧ＶｒｅｆおよびＶｉｎが一致したときに、Ｐチャネル電界効果トランジスタ２２の動作点を差動増幅回路１０のＰチャネル電界効果トランジスタ１３の動作点に近づける。 （もっと読む）

【課題】半導体プロセスに起因する遅延時間および消費電力のばらつきを小さくすることができるバイアス電流発生回路およびそれを用いた差動回路を提供する。
【解決手段】バイアス電流発生回路は、半導体プロセスによって出力電流がばらつく第１の電流発生回路１４と第２の抵抗２１ａ〜２１ｎ、第３の抵抗２２を直列接続し、半導体プロセスによって出力電流がばらつかない第２の電流発生回路１６と第１の抵抗２０ａ〜２０ｍを直列接続して、第１の電流発生回路と第３の抵抗の接続点の電圧と、第１の抵抗と第２の電流発生回路の接続点の電圧を増幅器に入力して、この増幅器の出力によって第２の抵抗と第３の抵抗の接続点から電流を引き出すと共に、この電流に関連する電流を出力する。また、このバイアス電流発生回路の出力電流で差動回路の出力段の駆動電流を決める。 （もっと読む）

【課題】回路規模や消費電流の増加を抑えつつ、安定度を向上しつつスルーレートを改善することができるレールトゥレール型の増幅器を提供する。
【解決手段】入力にそれぞれ接続されたＮＭＯＳトランジスタの差動対ＭＮ１，２及びＰＭＯＳトランジスタの差動対ＭＰ１，２を有し、差動対を構成する各ＮＭＯＳトランジスタのドレイン−ソース間に並列にドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＮＭＯＳトランジスタＭＮ２１，２２と、差動対を構成する各ＰＭＯＳトランジスタのドレイン−ソース間にそのドレイン−ソースを接続し、かつ所定のバイアス電圧をゲートに入力した一対のＰＭＯＳトランジスタＭＰ２１，２２とを設け、出力段のＤＣバイアスを一定にする。 （もっと読む）

【課題】広い出力電圧範囲において、一定のオフセットを実現する演算増幅回路を提供する。
【解決手段】従来の演算増幅回路３０に対し、オフセット一定化回路２００を設ける。オフセット一定化回路は、演算増幅回路の入力段が備えるPMOS差動電流源ＭＰ１のオン、オフを切換える第１のスイッチと、入力段が備えるNMOS差動電流源ＭＮ１のオン、オフを切換える第２のスイッチと、第１、２スイッチを切換えるタイミングを決定する電圧生成部２３と、第１、２スイッチを制御する制御信号を出力する電圧比較器２１を備え、入力電圧に応じPMOS差動電流源ＭＰ１とNMOS差動電流源ＭＮ１の電流を制御する。 （もっと読む）

【課題】レールトゥレール増幅回路の消費電力の低下と小面積化の実現。
【解決手段】ＤＡＣからのアナログ信号を増幅するレールトゥレール型増幅回路１００であり、ｎチャネル型トランジスタ対を備える差動入力Ｎｉｎと、ｐチャネル型トランジスタ対を備える差動入力Ｐｉｎを備え、差動入力Ｐｉｎと高電圧側の電源Ｖｃｃとの間に電流源Ｃｓｐ１が設けられ、電流源Ｃｓｐ１と差動入力Ｐｉｎとの間に、ＤＡＣへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ｐｉｎへの電流供給を制御するＰｉｎ用電流制御部Ｓｗｐ１を備える。低電圧側の電源Ｖｓｓと差動入力Ｎｉｎとの間に、電流源Ｃｓｎ１が設けられ、電流源Ｃｓｎ１と差動入力Ｎｉｎとの間に、ＤＡＣへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ｎｉｎへの電流供給を制御するＮｉｎ用電流制御部Ｓｗｎ１を備える。 （もっと読む）