【課題】ジッタやクロックデューティ比のずれが抑えられた良好なクロック成分を抽出する。
【解決手段】リング発振器２０の位相調整回路２１において、ゲート回路群２２から出力された自走クロック信号ＣＬＫＩＮＮを入力とするＭＯＳトランジスタＱ１、およびゲーティング回路１０からのゲーティング信号ＧＯＵＴＮを入力とするＭＯＳトランジスタＱ２の並列接続回路と、基準となるレファレンス電圧ＶＲＥＦを入力とするＭＯＳトランジスタＱ３とが差動対をなすＣＭＬ回路を構成し、当該ＣＭＬ回路で得られた自走クロック信号ＣＬＫＩＮＮとゲーティング信号ＧＯＵＴＮとの論理和またはその反転論理をクロック出力信号ＣＬＫＯＵＴとして出力する。 （もっと読む）

【課題】現用系と予備系の各々のＴＤＭデータの内容及びその出力タイミングを簡単に一致させることができるゲートウェイ装置を提供する。
【解決手段】
中継部の各々は、系切り替え手段による指定に関らず、ＩＰ網から到来したパケットを一時的に記憶する記憶部を含み、当該系切り替え手段によって現用系中継部として指定されたときは、先頭パケットに含まれるシーケンス番号を先頭シーケンス番号として予備系中継部に供給するとともに、当該先頭パケットを受信した時刻に所定遅延時間を加算して得られた読出し開始時刻を当該予備系中継部に供給し、当該系切り替え手段によって予備系中継部として指定されたときは、当該先頭シーケンス番号以降のシーケンス番号のパケットのみを当該記憶部に記憶し、且つ当該読出し開始時刻が到来してから当該記憶部に記憶されているパケットの読出しを開始する。 （もっと読む）

【課題】高いジッタ耐性を有して多相クロックの位相数と消費電力と半導体チップ面積との増大を軽減する。
【解決手段】クロックデータリカバリ回路１のエッジ検出器１０５の複数のエッジ検出回路１０５Ｍの各回路は、第１と第２のエッジ検出回路１０５Ｍ１、２を含む。第１の検出回路１０５Ｍ１は受信データ信号のデータエッジがエッジ検出位相から−１位相よりも進相なことを検出して第１出力信号を生成して、第２の検出回路１０５Ｍ２は受信データ信号のデータエッジがエッジ検出位相から＋１位相よりも遅相なことを検出して第２出力信号を生成する。第１または第２の出力信号に応答して、エッジ検出位相が−１位相分または＋１位相分変更される。受信データ信号のデータエッジの±１位相の範囲内の存在が検出された場合には、次回のエッジ検出位相は現在の状態に維持される。 （もっと読む）

【課題】異なるタイミングで受信されるリファレンス信号間の相関から推定できる周波数偏差の範囲を拡大する。
【解決手段】受信装置１２は、異なる複数の受信間隔で受信されるリファレンス信号に基づいて、複数の受信間隔毎に各受信間隔において生じる受信信号の位相差を推定する処理と、推定された位相差に基づいて、複数の受信間隔毎に複数の位相差候補を決定する候補決定処理と、複数の受信間隔毎に選択される位相差候補同士を組み合わせて形成される位相差候補の複数の組合せの中から、複数の受信間隔における受信信号の位相差を示す組合せを選択する選択処理と、選択された組合せに含まれる位相差候補に基づいて受信信号の周波数偏差を推定する推定処理を実行する制御部１７を備える。 （もっと読む）

【課題】簡易な入力データパルス幅歪の自己検出、自己補償機能を備えたＰＯＮシステムのＣＤＲ回路を提供する。
【解決手段】ＣＤＲ機能手段での入力データのエッジ位相の検出結果に対するエッジ位相ヒストグラムを作成する手段８、ＣＤＲ機能手段でのＮ位相クロック生成結果をシステムクロック速度レベルまで分周したクロックをシステムクロックから生成したｍ位相クロックにてサンプリングし得られた結果から分周クロックのエッジ位相を検出してクロックヒストグラムを作成する手段１１−１３、クロックヒストグラムからＮ位相クロックのジッタ量を検出し、またエッジ位相ヒストグラムからクロックヒストグラムを減算し入力データに重畳するジッタ成分のみ抽出し重畳するジッタ成分から入力データの理想的な１ビットパルス幅とことなるピークをパルス幅歪量として判断し検出する検出手段９を含む。 （もっと読む）

【課題】入力データビットストリームとともに伝達される周波数ジッタ及びクロック信号発生器によって生成される周波ジッタを減衰させることができる、位相平均化に基づくクロック及びデータ回復の方法等を提供する。
【解決手段】一実施形態で、方法は、第１のクロック信号の第１の周波数を第１の周波数と基準クロック周波数の基準クロック周波数との間の周波数差に基づき調整するステップ（６０３）と、第１のクロック信号の第１の周波数及び第１の位相を第１のクロック信号と入力データビットストリームとの間の位相差及び第１の周波数と基準クロック周波数との間の周波数差に基づき更に調整して、第１のクロック信号の第１の周波数及び第１の位相を入力データビットストリームの入力データビット周波数及び入力データビット位相に略固定するステップ（６０６）とを有する。 （もっと読む）

【課題】誤ロック状態を検出し、この誤ロック状態から復帰することが可能なＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、受信データ信号のデータをサンプルすべきデータサンプリングクロックとして第１のクロックと、受信データ信号のエッジをサンプルすべきエッジサンプリングクロックとして第２のクロックと、を生成し、且つ第１のクロックおよび第２のクロックの位相を調整するクロックリカバリ回路を備える。ＣＤＲ回路は、第１のクロックで受信データ信号をサンプルした結果をデータサンプリング結果として出力し、第２のクロックで受信データ信号をサンプルした結果をエッジサンプリング結果として出力する位相検出回路を備える。ＣＤＲ回路は、エッジサンプリング結果と、予め設定されたデータパターンとを比較し、エッジサンプリング結果とデータパターンとが一致した場合、誤ロック状態であると判断し、誤ロック状態検出信号を出力する結果比較回路と、を備える。 （もっと読む）

【課題】非対称２重リング型のネットワーク等あらゆる接続形態の論理リングネットワークであっても、同期を確立することを目的とする。
【解決手段】タイムマスタ装置（Ｍ）は、通信時間を計測するための計測情報を送信する。また、タイムマスタ装置（Ｍ）は、計測情報を送信してからネットワークを巡って再び受信するまでの時間を計測する。各タイムスレーブ装置（Ｓｘ）は、計測情報を受信してから再び受信するまでの時間を計測する。各分岐装置（Ｃｘ）は、計測情報を受信してから再び受信するまでの時間を分岐先毎に計測する。各タイムスレーブ装置（Ｓｘ）は、各装置が計測した時間に基づき、遅延時刻を算出する。また、各タイムスレーブ装置（Ｓｘ）は、タイムマスタ装置（Ｍ）から同期時刻算出のタイミング情報を受信した時刻から遅延時間後の時刻を同期時刻として算出する。 （もっと読む）

【課題】 外部から受ける外来ノイズ（静電気）に対して発生する、画像の乱れを低減した装置及び方法を提供する。
【解決手段】 例えば、外来ノイズにより、通信フォーマットで規定されたクロック信号に同期して、受信すべきデータの水平同期位置が誤っている場合に、水平同期位置を示す水平同期信号のサイクル間隔に従って当該水平同期位置を補正する。 （もっと読む）

【課題】 光トランシーバのスリープ時間の経過後に即座に通信を開始できる信号処理回路を提供する。
【解決手段】 本発明の信号処理回路は、光トランシーバ２１から入力された受信信号からクロックと受信データを再生し、再生された受信データを上位層側に出力する受信側処理部３３，３４と、上位層側から入力された送信データを再生されたクロックと同期する送信信号として光トランシーバ２１に出力する送信側処理部３１，３２とを備える。また、本発明の信号処理回路は、光トランシーバ２１の機能を低下させるスリープ動作を行う場合に、既に再生されたクロックをスリープ時間中において保持し、かつ、スリープ時間の終了とともにクロックの保持を解除する同期維持モードを実行する制御部２７を備える。 （もっと読む）

【課題】ジッタが小さく、面積が小さなクロック再生回路を提供する。
【解決手段】このクロック再生回路は、各ＵＧにおける外部データ信号列Ｄｉｎの最初の立ち上がりエッジに応答して論理レベルが反転される信号ＰＤ＿Ｄｉｎと、内部クロック信号ＶＣＯＣＬＫに同期したクロック信号ＰＤ＿Ｃｉｎとを生成するエッジ抽出回路１と、信号ＰＤ＿Ｄｉｎとクロック信号ＰＤ＿Ｃｉｎの位相を比較し、比較結果を示す信号ＵＰ，ＤＮを出力する位相比較器６とを備える。したがって、各ＵＧで１回だけ位相比較を行なうので、データパターンに依存するジッタを抑制できる。 （もっと読む）

【課題】アンテナ切り替え受信システムにおいて、マルチパスが多い環境下においてもマルチパスフェージングによるレベル変動の影響を低減する。
【解決手段】複数のアンテナを所定の周期で切り替えながら（＃１）、送信システムから送信される無線信号を受信する（＃２）。受信した信号をダウンコンバート、復調し（＃３、＃４）、ビット同期が確立される（＃５）。その後、ユニークワードが検出される（＃６においてＹＥＳ）とアンテナを固定して（＃７）、その後のペイロードが受信される（＃８）。 （もっと読む）

【課題】設計時のタイミング調整を容易とする受信回路及びエラー検出方法を提供すること
【解決手段】本発明にかかる受信回路は、位相の異なる複数のクロックを用いて、矩形波としてデータが遷移する受信シリアルデータビット列をサンプリングして、前記サンプリングされた受信シリアルデータビットを用いて受信データビット列を生成するＤＬ回路部１と、前記サンプリングされた前記受信シリアルデータビットのうち、所定期間内に位相の異なるクロックを用いてサンプリングされた前記受信シリアルデータビットの値が一致するか否かを比較した結果に基づいて前記受信データビット列のエラー区間を検出するＰＤ回路部２と、を備えるものである。 （もっと読む）

【課題】システム性能を低下させることなくマスタから周辺回路へデータを転送することが可能なデータ転送システムを提供することである。
【解決手段】本発明にかかるデータ転送システムは、マスタＭ１〜Ｍ３と、マスタから第１のバス２を介して出力された複数のデータＤ１〜Ｄ３を入力し第２のバス４を介して当該データを出力するバスブリッジ３と、バスブリッジ３から出力されたデータＤ１〜Ｄ３を保持するライトバッファＷＢ１〜ＷＢ３および当該ライトバッファＷＢ１〜ＷＢ３から出力されたデータＤ１〜Ｄ３を保持するレジスタＲ１〜Ｒ３を備える周辺回路５と、を備える。バスブリッジ３およびライトバッファは第１のクロックで動作し、レジスタは第１のクロックとは非同期の第２のクロックで動作し、ライトバッファとレジスタとを同期化することでライトバッファからレジスタへデータを転送する。 （もっと読む）

【課題】 受信データから得られる基準タイミングに基づいた表示装置等の被制御装置の制御を遅延なくかつ低消費電力で可能にする通信装置、その被制御装置を制御するための制御信号生成方法、受信データから得られる基準タイミングに基づいたシャッターの開閉を遅延なくかつ低消費電力で可能にするシャッターメガネ、及び基準タイミングを表すデータの送受信を遅延なくかつ低消費電力で可能にする通信システムを提供する。
【解決手段】 間欠的に到来するデータ内に所定の基準タイミング信号パターンが存在するか否かを識別するタイミング信号識別手段と、タイミング信号識別手段によって所定の基準タイミング信号パターンの存在が識別された場合に被制御装置に対する制御信号を生成する制御信号生成手段と、通信装置の制御を司る制御手段と、を備える。 （もっと読む）

【課題】
安定的な動作を確保できる半導体回路装置、及び情報処理装置を提供することを課題とする。
【解決手段】
半導体装置は、入力信号に遅延を与える遅延部と、前記遅延部から出力される出力信号の位相を検出する位相検出部と、前記位相検出部から出力される位相情報に基づき、前記出力信号の位相の安定動作範囲を設定する設定部と、前記安定動作範囲から位相が外れた前記出力信号の検出回数をカウントするカウンタと、前記遅延部の動作条件又は外的要因に応じて、前記カウンタのカウント数のディスカウント数を表すディスカウント信号を生成するディスカウント制御部と、前記カウンタのカウント数と前記ディスカウント信号が表すディスカウント数とに基づき、前記出力信号の位相のエラーの有無を判定するエラー判定部とを含む。 （もっと読む）

【課題】低消費電力で無線通信を行うことが可能な回路装置、通信機器及び通信システムを提供すること。
【解決手段】この回路装置は、所与のイベントを検出する第２のセンサーを備えた外部機器と通信を行う回路装置であって、前記所与のイベントを検出する第１のセンサーからの入力を処理するセンサー入力部と、無線通信部の動作を制御する通信制御部とを含み、前記第１のセンサーの出力に基づき通信タイミングを決定し、前記通信タイミングに基づき前記無線通信部を介して前記外部機器との通信を行う。 （もっと読む）

【課題】拡散変調された送信データに妨害波が重畳した状況下であっても、相関ピーク値による同期検出が可能になる受信装置、プログラム、半導体装置、通信システムを提供する。
【解決手段】通信装置Ａは、受信した通信データに基づいて生成される基本符号列において、第１の部分符号列の特定領域に窓関数１−Ｗｋを乗じる窓関数処理部６２と、基本符号列において、第１の部分符号列から同期シンボルのシンボル長の整数倍だけ離れた第２の部分符号列の特定領域に窓関数Ｗｋを乗じる窓関数処理部６３と、窓関数処理部６２，６３の各乗算結果を合成した合成符号列を生成する合成部６４と、特定領域を合成符号列に置き換えた第１の部分符号列と拡散符号との相関値を演算する相関器１と、相関器１が演算した相関値から相関ピーク値を抽出することによって、同期タイミングの検出処理を行う同期検出部Ｋ１０とを備える。 （もっと読む）

【課題】ビットレートが低い場合であってもデコードの開始が遅れることを回避することが可能な映像受信装置を得る。
【解決手段】映像受信装置４は、それぞれにタイムスタンプ５０が付加された複数のトランスポートパケットＴＰを含むトランスポートストリームＳ１を一時的に記憶するバッファメモリ１１と、基準クロックを発生するＶＣＯ１８と、基準クロックに基づいてカウント動作を行うＴＴＳカウンタ１６と、各トランスポートパケットＴＰに付加されているタイムスタンプ５０の値と、ＴＴＳカウンタ１６のカウント値とに基づいて、バッファメモリ１１からの各トランスポートパケットＴＰの出力を制御するＴＴＳゲート１２と、バッファメモリ１１に入力されたトランスポートパケットＴＰの滞留時間に基づいて、基準クロックの周波数を調整する調整部１７と、を備える。 （もっと読む）