【課題】ジッタが存在する可能性のある伝送路を経由したMPEG2−TSパケットの送受信において、外部ＧＰＳを用いずに送信機とのクロック同期をとり、１台の受信機で複数台の送信機から個別に送信されるパケットのPCRジッタを抑制する。
【解決手段】受信機から同期に必要なパイロットパターンを複数台の送信機全てに向けて送信する。送信機は、受信したパイロットパターンを基にしてTTSを付与したパケット(MPEG2−TTSパケット)を送出する。受信機側において受信したMPEG2−TTSパケットを、パイロットパターンを基にしたタイミングでMPEG2−TSとして送出することにより、クロック同期をとる。 （もっと読む）

【課題】ＶＣＯの発振周波数のばらつきを補償し、低ジッタで電源電圧・温度変動耐性が大きいクロックデータ再生回路を提供する。
【解決手段】ゲーティング回路と、再生クロックを出力する第１の発振回路と、第２の発振回路と、第２の発振回路が出力するクロックと参照クロックを周波数比較し、その周波数誤差に応じた周波数制御信号Ａで第１〜第２の発振回路の発振周波数を制御するＰＬＬ手段とを備えたクロックデータ再生回路において、第２の発振回路の制御端子に周波数制御信号Ａを入力し、第１の発振回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ１の加算信号を入力し、ゲーティング回路の制御端子に周波数制御信号Ａと回路間ばらつき調整信号Ｃ２の加算信号を入力する構成である。 （もっと読む）

【課題】Ｎ（Ｎは３以上の整数）チャネルの信号を伝送すること。
【解決手段】各チャネルＣＨ１〜ＣＨ５のうち、クロック源が共通のチャネルの中からクロック源に同期している正常な一のクロックを選択するＭ（Ｍは１以上Ｎ未満の整数）個のクロック選択部１５０と、クロック選択部１５０が選択したクロックのジッタを抑圧するＭ個のジッタ抑圧部１６０とを備える。 （もっと読む）

【課題】データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、ディジタルオーディオデータに含まれる音声又は音楽の再生品質を向上する。
【解決手段】周期測定部１は、受信ＬＲクロックＬＲｒに同期しかつ受信ＬＲクロックＬＲｒの周波数より高い所定の周波数を有する高速サンプリングクロックｆｓｒを用いて、送信ＬＲクロックＬＲｓの周期を所定の時間間隔で測定する。データ補間部２は、測定された送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との周期差を算出し、受信ＬＲクロックＬＲｒの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓの位相を算出し、当該各出力タイミングの前後のオーディオデータＤａを、算出された位相に基づいて線形補間して補間オーディオデータＤｉｎｓｒを生成する。 （もっと読む）

【課題】データ送信回路とデータ受信回路とが互いに同期していないときに、データ受信回路においてデータ過多又はデータ欠損を生じさせることなく、ディジタルオーディオデータに含まれる音声又は音楽の再生品質を向上する。
【解決手段】周期測定部１は、受信ＬＲクロックＬＲｒに同期しかつ受信ＬＲクロックＬＲｒの周波数より高い所定の周波数を有する高速サンプリングクロックｆｓｒを用いて、送信ＬＲクロックＬＲｓの周期を測定する。データ補間部２は、測定された送信ＬＲクロックＬＲｓの周期と受信ＬＲクロックＬＲｒの周期との周期差を算出し、受信ＬＲクロックＬＲｒの各出力タイミングにおいて、算出された周期差に基づいて当該各出力タイミングにおける送信ＬＲクロックＬＲｓの位相を算出し、当該各出力タイミングの前後のオーディオデータＤａを、算出された位相に基づいて線形補間して補間オーディオデータＤｉｎｓｒを生成する。 （もっと読む）

【課題】従来は、信号配線のジッタ量を削減しつつ、回路規模の増大化を抑制することが難しかった。
【解決手段】差動信号を出力する出力部と、前記出力部からの前記差動信号を受信する受信部と、前記受信部が受信する前記差動信号のジッタ量を、抑制係数に応じて抑制するジッタ抑制回路と、前記出力部からの前記差動信号を伝達し、前記ジッタ抑制回路の前記抑制係数に応じた配線長を有する信号配線部と、を有する信号配線システム。 （もっと読む）

【課題】ジッタの抑圧と応答時間の短縮とを両立させる。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ１１と、Ｇ−ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１２と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ回路３と、入力データ４のデータ信号期間の少なくとも一部において、ゲーティング回路１０の出力パルスが再生クロック７に与える影響を、入力データ４の同期信号期間と比較して小さくするよう制御する可変減衰器１６とを備える。 （もっと読む）

【課題】受信品質の向上を図る。
【解決手段】サンプリングクロック同期装置は、Ａ／Ｄコンバータ、フィルタ部およびサンプリング同期化部を備える。Ａ／Ｄコンバータは、サンプリングクロックにもとづいて、アナログ／ディジタル変換を行う。フィルタ部は、Ａ／Ｄコンバータから出力された、スペクトル狭窄化を受けている信号に対して、スペクトル狭窄化の特性と逆特性のフィルタ特性で、スペクトル狭窄化による帯域制限を補償する。サンプリング同期化部は、スペクトル狭窄化の補償後の信号から、サンプリングクロックの位相ずれを検出して、サンプリングクロックの位相を調整し、サンプリングタイミングの同期をとる。 （もっと読む）

【課題】後段側の装置を軽量に設計することのできるＧＰＳジッタ低減装置を得る。
【解決手段】位相比較調整処理部１０５は、ＧＰＳ１１が出力する１ＰＰＳと、出力パルス生成部１０４から出力される平滑化された１ＰＰＳとの位相差をカウントし、位相差目標値と比較して、固定値にて調整を実施する。出力パルス生成部１０４は、移動平均処理部１０３の出力と、位相比較調整処理部１０５の調整値に基づいて平滑化した１ＰＰＳを生成する。 （もっと読む）

【課題】ＳＥＲＤＥＳがジッタを含むシリアルデータ信号をオーバーサンプリング動作によって受信した場合に、ＳＥＲＤＥＳから出力されたパラレルデータ信号およびリカバリクロック信号に基づいて、もとのシリアルデータ信号を正しく受信できるようにすること。
【解決手段】半導体集積回路装置は、シリアルデータ信号をｍ倍（ｍは２のべき乗）オーバーサンプリングするＳＥＲＤＥＳ回路から出力されたＮビットの第１のパラレルデータ信号に基づいてＫＮ／ｍビット（Ｎ／ｍは偶数）の第２のパラレルデータ信号を生成するとともに、ＳＥＲＤＥＳ回路から出力された第１のリカバリクロック信号をＫ分周（Ｋは２のべき乗）して第２のリカバリクロック信号を生成し、第２のパラレルデータ信号と第２のリカバリクロック信号とを同期して出力するクロックデータリカバリ回路を備えている。 （もっと読む）

【課題】 多相クロック信号を用いてデータを受信する受信回路において、多相クロック信号の位相歪みを抑制すること。
【解決手段】 本受信回路３０は、位相コードに基づき、多相クロック入力信号から任意の位相の多相クロック出力信号を生成する位相インターポレータ４０と、位相コードに変動を与える位相変動回路５２と、位相コードの変動に対する多相クロック出力信号の変動を検出する位相検出回路４６と、位相検出回路４６の検出結果に基づき、位相インターポレータ４０の位相歪みを推定する歪み推定回路５２と、歪み推定回路５２の推定結果に基づき、位相歪みを補正する補正回路５２と、を備える。 （もっと読む）

【課題】エラーの発生率を改善し目標とする発生率にする際の遅延量を低減した受信装置を提供する。
【解決手段】発生確率が時間に応じて正規分布するランダムジッタを含む信号を入力し、この入力信号をデジタルデータに変換して出力する受信装置において、位相を設定可能なクロック信号を生成するクロック回路と、前記入力信号を前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合にはエラー信号を出力する第１受信回路と、前記入力信号を遅延させた信号を、前記クロック信号に基づくタイミングでデジタルデータに変換して出力するとともに、前記変換の際にエラーが生じた場合エラー信号を出力する第２受信回路と、第１、第２受信回路のエラー信号に基づいて、第１受信回路または第２の受信回路のいずれか一方からのデジタルデータを選択して出力するデータ出力制御部を備えた。 （もっと読む）

【課題】高速ジッタに追従してクロック再生とデータ再生を可能とする。
【解決手段】クロックデータリカバリ回路１のパルス幅整形回路１０２はハイとローの期間のデューティ比が略５：５の第１多相クロックＣＬＫ’０〜９に応答して、デューティ比が略５−α：５＋αの第２多相クロックＣＬＫ０〜９を生成する。サンプリング回路１０６は受信データ信号ＲＸＤＡＴＡを第２多相クロックでサンプリングして、複数のサンプリング信号を生成する。エッジ検出回路１０５は複数のエッジ検出信号を生成し、位相選択信号生成回路１０３は複数の位相選択信号を生成する。クロックデータ生成回路１０４は、複数のサンプリング信号Sample＿Φ０〜９と受信データ信号ＲＸＤＡＴＡの一方の信号と複数の位相選択信号と第２の多相クロックに応答して、再生クロックＲＣＬＫと再生データＲＤＡＴＡを生成する。 （もっと読む）

【課題】１ユニットインターバルに対するサンプリング数を一定に保つことができる受信回路を提供することを課題とする。
【解決手段】１サイクル内で複数の異なる位相のクロック信号を生成するクロック発生回路（３０１）と、複数の異なる位相のクロック信号により入力データをオーバーサンプリングするオーバーサンプリング回路（３０３）と、オーバーサンプリング回路により出力されたデジタルデータの時系列の変化点を検出し、１ユニットインターバルの両端の２個のデータバウンダリを判定するデータバウンダリ判定回路（３０５）と、判定された２個のデータバウンダリの間の１ユニットインターバルのサンプリング数が閾値より多いときには、隣接する１ユニットインターバルのサンプリング数が一定となるようにクロック発生回路で生成するクロック信号の位相を制御するクロック位相制御回路（３０６）とを有する受信回路が提供される。 （もっと読む）

【課題】セットアップタイム及びホールドタイムのマージンを十分に確保することが可能なデジタル信号処理回路を提供すること。
【解決手段】回路は第１の遅延量を複数の判定用遅延量のそれぞれに設定する。回路は入力データ信号を、第１の遅延量だけ遅延させた第１の遅延データ信号と第２の遅延量だけ遅延させた第２の遅延データ信号とを出力する。回路は、第１の遅延データ信号をラッチすることにより第１のラッチデータを取得し、第２の遅延データ信号をラッチすることにより第２のラッチデータを取得する。回路は、複数の判定用遅延量のそれぞれに対して、第１のラッチデータと第２のラッチデータとが一致しているか否かを判定し、当該判定結果に基づいて第１のラッチデータと第２のラッチデータとを一致させるように、第１の遅延量を第１の制御遅延量に設定し且つ上記第２の遅延量を第２の制御遅延量に設定する。 （もっと読む）

【課題】受信特性を向上させることのできる受信装置を提供する。
【解決手段】受信装置は、受信データＤ１に基づいて抽出クロックＣＬＫを生成するクロックデータリカバリ回路２と、受信データＤ１のジッタ量に応じて、上記クロックデータリカバリ回路２内のフィルタ回路１１のゲインパラメータＧ１を設定するゲイン設定部３とを有する。 （もっと読む）

【課題】入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａの駆動力は、ＣＤＲ回路のバースト応答時間が仕様の範囲内で最大となるように予め設定される。 （もっと読む）

【課題】入力データと再生クロックの確実な同期と再生クロックの適切なジッタ低減とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａは、外部から入力される駆動力制御信号に応じて駆動力が調整される駆動力調整機能付きバッファ増幅器である。 （もっと読む）

【課題】入力データに対する瞬時応答特性を備えかつジッタが大きな入力データが入力された時にも安定的な動作が可能でかつ出力ジッタを低減可能な小型低消費電力のＣＤＲ回路を提供する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、ゲーティング回路１０の出力パルスのタイミングに合うように出力クロックの位相を調整するＶＣＯ１１と、ＶＣＯ１１の出力クロックのタイミングに合うように再生クロック７の位相を調整するＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３と、ゲーティング回路１０の出力端子とＶＣＯ１１の入力端子との間に設けられたバッファ増幅器１６と、ＶＣＯ１１の出力端子とＶＣＯ１３の入力端子との間に設けられたバッファ増幅器１７とを備える。 （もっと読む）

【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、位相同期ループ中に配置されたＶＣＯ１２と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＧ−ＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３とを備える。入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。 （もっと読む）