【課題】半導体装置の共通規格に依存してテストモードのリセットを行うのではなく、自律してテストモードのリセットを行う半導体装置が、望まれる。
【解決手段】半導体装置は、内部回路のテストを可能にする第１のテスト部と、第１のテスト部の動作状態を制御可能な第２のテスト部と、第２のテスト部が、第１のテスト部のリセット状態を解除したことに応答して活性化されると共に、第１のテスト部の活性化から所定の期間が経過後に、リセット信号を発生するテストリセット部と、を備えている。第２のテスト部は、テストリセット部が発生するリセット信号を受け付けた場合に、第１のテスト部をリセット状態とする。 （もっと読む）

【課題】ロールコールテストに要する工数を削減できる半導体記憶装置及びそのテスト方法を提供する。
【解決手段】不良アドレスが格納される不揮発性の記憶素子を備えた半導体記憶装置にロールコールテスト時にマスク用テストモード信号を出力するテスト制御回路とロールコール回路とを備える。ロールコール回路は、アドレス信号と不良アドレスとをビット単位で比較し、その比較結果を出力する。また、ロールコール回路は、マスク用テストモード信号が入力されると、アドレス信号の所望のビットに対応する比較結果をマスクして上記アドレス信号と不良アドレスとが一致していることを示す値を出力すると共に、マスクされていないビットに対するロールコールテストを可能にする。 （もっと読む）

【課題】半導体チップのチップ面積の削減を図るとともに、半導体チップへの入力を記憶させる時間を短縮する。
【解決手段】本発明の半導体ウエハ１は、チップ領域１０に形成され、絶縁膜を有し、電圧の印加による絶縁膜の絶縁破壊により導通状態となる複数のアンチヒューズ１４を有するアンチヒューズ回路１２と、チップ領域１０を区画するダイシング領域２０に複数のアンチヒューズ１４の各々に対応して形成され、配線を有し、レーザー照射による配線の切断により非導通状態となる複数のレーザーヒューズ２４を有するレーザーヒューズ回路２２と、複数のアンチヒューズ１４のうち、半導体チップへの入力に応じて非導通状態とされたレーザーヒューズ２２に対応するアンチヒューズ１４の有する絶縁膜に、電源からの電圧を印加させて、そのアンチヒューズ１４を導通状態とする制御回路１３と、を有する。 （もっと読む）

【課題】回路規模を削減した復号装置を得ること。
【解決手段】データと誤り検出符号と最大訂正能力をＴビットとする誤り訂正符号とで構成される符号語に基づいて誤り訂正処理を行う復号装置であって、符号語に基づいて前記符号語に基づいて、少なくとも一部の処理でＪ（Ｊは１以上Ｔ未満の整数）ビット誤りまでに対応可能な演算器を用いた誤り訂正処理を行う誤り訂正処理部と、誤り訂正処理の開始時に誤り数期待値を初期値Ｉ（Ｉは１以上Ｔ未満の整数）とし、設定した誤り数期待値に対応する演算を行うよう誤り訂正処理部を制御し、誤り検出符号に基づき誤り検出部により誤り訂正後のデータに誤りが検出されなかった場合処理を終了し、誤り訂正後のデータに誤りが検出された場合、誤り数期待値を増加させて演算を行うよう誤り訂正処理部を制御する動作を、誤り検出部により誤りが検出されなくなるまでまたは誤り数期待値がＴビットとなるまで繰り返す。 （もっと読む）

【課題】テスト回路をリセットするテスト信号発生回路を備えた半導体装置を提供する。
【解決手段】活性レベルのテストモード信号に基づきテストを実行するテスト回路（ＣＫＴ１〜ＣＫＴ４）と、テストモード設定コマンドに基づいて活性レベルのテストモード信号（ＴＭＳ）を出力するテスト信号発生回路（１０６）と、外部から入力される半導体装置の動作を有効とする有効信号（ＣＫＥ）に基づいて前記テスト信号発生回路が前記テストモード信号を電源投入時から所定期間非活性レベルに維持させるリセット回路（４０）と、を備える （もっと読む）

【課題】プロセッサとメモリを備えた半導体集積回路の前記メモリをテストする際に、テスト回路による回路規模の増大を最小限にすることができる半導体集積回路を提供する。
【解決手段】ＳＩＭＤプロセッサ２が、ＭＢＩＳＴ・リペアコントロール回路６によりテストされたＲＡＭ４の不良の有無と、不良アドレス（不良セル）の位置情報を解析し、メモリコントローラ回路３内部に保持して、通常動作時には、不良メモリの不良アドレスへのアクセス時にはメモリコントローラ回路３がリペア用ＲＡＭ５へのアクセスするように制御する。 （もっと読む）

【課題】マーチパターンテストではアドレスデコーダの配線の遅延を検知できない。
【解決手段】半導体記憶装置のアドレスデコーダは，アドレスサイクルの第１のタイミングで，複数の入力アドレス信号それぞれの非反転及び反転論理レベルを有する第１と第２の内部アドレス信号を出力するアドレスレジスタと，複数の入力アドレス信号の第１と第２の内部アドレス信号を伝播する複数の内部アドレス信号線を有する内部アドレス信号線網と，アドレスレジスタと内部アドレス信号線網の間に設けられ，アドレスレジスタが出力した第１と第２の内部アドレス信号を，アドレスサイクルの第１のタイミング後の第２のタイミングで一定の論理レベルにリセットするリセット回路と，内部アドレス信号線網を介して複数の入力アドレス信号の第１と第２の内部アドレス信号の組合せを供給され，当該組合せを論理演算してそれぞれのワード線又はビット線を選択する複数のアドレスデコード回路とを有する。 （もっと読む）

【課題】トリミング時間の短縮とヒューズ素子による占有面積の縮小を達成しつつ、高速アクセスを実現する。
【解決手段】不良ワード線のアドレスを記憶するロウヒューズ回路２１と、不良ビット線のアドレスを記憶するカラムヒューズ回路２２と、ロウアドレスＸＡＤＤ又はロウヒューズ回路２１から読み出されたアドレスＲＸＡＤＤに基づいてワード線ＷＬ又は冗長ワード線ＲＷＬを選択するロウデコーダ１１と、カラムアドレスＹＡＤＤ又はカラムヒューズ回路２２から読み出されたアドレスＲＸＡＤＤに基づいてビット線ＢＬ又は冗長ビット線ＲＢＬを選択するカラムデコーダ１２とを備える。ロウデコーダ１１、ロウヒューズ回路２１及びカラムヒューズ回路２２はメモリセルアレイ１０の長辺１０ａに沿って配置され、カラムデコーダ１２はメモリセルアレイ１０の短辺１０ｂに沿って配置される。 （もっと読む）

【課題】集積回路上の冗長メモリの試験に際し、冗長メモリにおける不良発生位置を取得する。
【解決手段】スペアのメモリセルをもつ冗長メモリ３０と、冗長メモリ３０に与えるテストパターンと当該テストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるべきデータの期待値とを生成する生成部４１と、生成部４１によって生成された期待値と、第１生成部４１によって生成されたテストパターンを冗長メモリ３０に与えた際に冗長メモリ３０から出力されるデータとを比較する比較部４２と、比較部４２の比較結果を記憶する記憶部１０と、比較部４２の比較結果が不一致である場合、当該比較結果を、当該比較結果を得た冗長メモリ３０の位置情報に対応付けて記憶部１０に書き込む一方、比較部４２の比較結果が一致である場合、当該比較結果の記憶部１０への書込を抑止する書込制御部５０Ａと、を有する。 （もっと読む）

【課題】相変化素子の信頼性を向上させる。
【解決手段】複数のワード線の夫々に接続される複数のワードドライバ回路と、複数のビット線に接続される複数の読み出し回路と書き込み回路と、エラーを訂正する回路を有し、複数のメモリセルの夫々は、複数のビット線のうち対応する１本に互いに直列接続された選択素子と記憶素子とを有し、選択素子の制御電極が複数のワード線のうち対応する１本に接続されて構成され、記憶素子は、抵抗値の変化でデータを記憶するものであり、エラー訂正回路によりエラービットを検出した場合に、エラー訂正回路で訂正されたデータを書き込む。 （もっと読む）

【課題】複雑な処理を行わずに回路規模を低減することができるメモリコントローラを得ること。
【解決手段】メモリコントローラであって、メモリ部へ書き込むデータとデータに対する誤り検出符号とデータおよび誤り検出符号に対するｔ（ｔは２以上の整数）シンボル訂正可能な誤り訂正符号とをｎ個のチャネルごとにメモリ部へ書き込み、データと誤り検出符号と誤り訂正符号とを読み出しデータとしてチャネルごとにメモリ部から読み出すメモリインタフェースと、チャネルごとの読み出しデータに対してｓ（ｓ＜ｔ）シンボル訂正可能な第１の誤り訂正復号化処理を実施するｎ個の第１の誤り訂正復号化部と、第１の誤り訂正復号化処理の復号結果に基づいてチャネルごとに誤り検出処理を行うｎ個の誤り検出部と、誤りが検出されたチャネルの読み出しデータに対してｔシンボル訂正可能な誤り訂正復号化処理を実施する第２の誤り訂正復号化部と、を備える。 （もっと読む）

【課題】少ない情報で不良メモリセルを冗長メモリセルに切り替えることができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、複数のメモリセルと、冗長メモリセルと、複数のメモリセルの中の不良メモリセルを冗長メモリセルに切り替えるセレクタとを含む複数のメモリセルブロック（５０１〜５０３）と、複数のメモリセルブロックの各々が不良メモリセルを有するか否かの不良情報、及び不良メモリセルを有するメモリセルブロック内の不良メモリセルを特定するための特定情報に基づき、複数のメモリセルブロックのセレクタの制御信号を出力する制御回路（５２２）とを有し、制御回路は、複数のメモリセルブロックのセレクタの制御信号の各ビット線に対応して設けられ、特定情報をシリアルにシフトするための複数のフリップフロップ（ＦＦ０〜ＦＦ８）を有する。 （もっと読む）

【課題】ＲｅＲＡＭにおいて、従来よりも高いエラー訂正能力を実現しつつ、パリティデータの増大を抑制する。
【解決手段】実施形態に係る不揮発性半導体メモリは、メモリセルアレイ、並びに、書込回路を有するコード記憶部と、書込データを生成した上で書込回路に書込動作を実行させるエンコーダと、規定回数内の書込動作によってメモリセルアレイに対する書込データの書き込みの成功又は失敗を判定し、失敗の場合、書込データを反転させた新たな書込データを生成した上で書込回路に新たな書込データの書込動作を実行させる書込判定回路と、書込判定回路による判定が失敗であった場合、メモリセルから読み出された読出データを反転させた新たな読出データを生成するスイッチ回路と、メモリセルアレイから読み出された読出データをスイッチ回路を介して入力した上で当該読出データから情報データを復元するデコーダとを備える。 （もっと読む）

【課題】アドレス比較回路に入力される判定信号の期間であって、アドレス比較回路が誤判定を起さない期間、を評価工程において求めることができる半導体装置を提供する。
【解決手段】供給されるヒューズ判定信号（ヒューズ判定信号ＲＲＦＤＥＴＡ）が活性レベルの場合に、入力されるアドレスがヒューズに記憶したアドレスと一致するか否かを判定するアドレス比較回路（ＦＵＳＥ判定回路２０）と、外部から半導体装置に供給される外部クロックのレベルの遷移に応じて、前記ヒューズ判定信号の活性レベル及び非活性レベルを制御するヒューズ制御回路（ＦＵＳＥ制御回路１８ａ）と、を備えることを特徴とする。 （もっと読む）

【課題】不良選択線のアドレスを記憶するための回路からイネーブルヒューズ回路を除去する。
【解決手段】アクセスが要求されたアドレスと欠陥のある選択線のアドレスとを比較し、これらが一致したことに応答してヒット信号ＨＩＴ０を生成するヒット信号生成回路４０と、ヒット信号ＨＩＴ０の活性化に応答して選択される冗長選択線ＲＷＬ／ＲＢＬとを備える。ヒット信号生成回路４０は、欠陥のある選択線のアドレスが第１のアドレス範囲にある場合、比較の結果にかかわらずヒット信号ＨＩＴ０を非活性状態とする。これにより、アドレス記憶用のヒューズ回路の出力の一部を参照するだけで、ヒット信号生成回路４０が使用状態であるか否かを判定することができる。これにより、イネーブルヒューズ回路を排除しつつ、ヒット信号生成回路４０が使用状態であるか否かをより少ない回路素子を用いて判定することができる。 （もっと読む）

【課題】回路規模の増大を抑制しつつ、一部のハードウェアの故障による２ビットエラーの発生を回避できるメモリ回路を提供する。
【解決手段】データメモリセル部３Ｎでノーマルデータをノーマルカラム部３ＮＵ，３ＮＬに分割して記憶し、誤り訂正メモリセル部３Ｐで前記データに発生した誤りを訂正するための誤り訂正データをパリティカラム部３ＰＵ，３ＰＬに分割して記憶し、ロー／カラムデコーダ４は、読み出しアドレスに応じてデータ及び誤り訂正データを同時に読み出す。各ビットに対応するセンスアンプ６には、メモリ制御部１２がセレクタ５を制御することでデータと誤り訂正データとを切り替えて入力する。セレクタ５には、ノーマルカラム部３ＮＵ，３ＮＬのビットとパリティカラム部３ＰＬ，ＰＵのビットとの組み合わせが入力され、センスアンプ６より出力されるデータと誤り訂正データとをデマルチプレクサ７を介してデータバッファ９Ｎとパリティバッファ９Ｐとに出力し分ける。 （もっと読む）

【課題】 長期間のデータ保持特性に優れ、読み出し時のデータの誤り検出および訂正を効率よく行うことのできる半導体記憶装置を実現する。
【解決手段】
金属酸化物を用いた可変抵抗素子を情報の記憶に用いる半導体記憶装置１において、当該可変抵抗素子を高抵抗状態に遷移させる場合に印加する書き換え電圧パルスの電圧振幅を、遷移後の高抵抗状態の抵抗値が時間の経過とともに上昇するデータ保持特性となる電圧範囲内に設定する。具体的には、当該電圧振幅を上昇させるに伴って遷移後の高抵抗状態の抵抗値が所定のピーク値に向って上昇する電圧範囲に設定する。そして、ＥＣＣ回路１０６によりデータ誤りが検出された場合、本来低抵抗状態であるべきデータが高抵抗状態に変化したとみなして、誤りが検出された全てのメモリセルの可変抵抗素子を低抵抗状態に書き換え、誤りが検出されたビットを訂正する。 （もっと読む）

【課題】内蔵メモリの不良救済のための冗長部としてロウアドレスにより指定されるメモリセル列と置き換えられるロウ冗長部と、内蔵メモリの診断を行う自己診断回路を有する半導体記憶装置において、連続したサイクルで発生するロウ置換判定処理の演算速度マージンを改善する。
【解決手段】置換判定単位の区切りを示すアドレス検知信号をロウアドレスの下位ビットに基づいて生成するアドレス切替検知回路と、アドレス検知信号が非アクティブの時にアクティブになるまで全体比較結果信号（自己診断回路による比較結果出力）を保持する不良情報保持回路とを備え、置換ロウアドレスの重複判定処理を置換判定単位内でアドレス検知信号がアクティブの期間でのみ行うようにする。それにより、連続したサイクルで発生する置換ロウアドレスの重複判定処理を置換判定単位の間隔に分散させることが可能になり、ロウ置換判定処理の演算速度マージンが改善される。 （もっと読む）