【課題】半導体記憶装置の内部状態に応じてフォーマット処理できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１の内部状態に応じてフォーマット処理できるように、半導体記憶装置１は、フォーマット処理をする際に、フォーマット処理の状態を示す内部状態情報をフォーマット処理するメモリ１ｂから読み出し、メモリ１ｂから読み出した内部状態情報に従い、メモリ１ｂのフォーマット処理の状態を判定し、判定した該状態に適した処理を実行するフォーマット手段１０を備える。 （もっと読む）

【課題】ＳＲＡＭ回路の製品信頼性が低下する問題があった。
【解決手段】セルリークの判定機能を有した半導体記憶装置であって、相補性ビット線対と、前記ビット線対に接続され、セル選択時に前記ビット線対に印加された値に応じた値をセルノードに記憶するメモリセルと、セルリークテスト期間において、選択状態の前記メモリセルに対し、前記ビット線対の一方に第１の値を印加させ、その後、非選択状態の前記メモリセルの駆動電源の供給を停止し、且つ、前記ビット線対の一方に対して前記第１の値と逆の第２の値を印加させ、前記ビット線対の一方に対応する側の前記メモリセルの第１のセルノードの値に応じて、当該半導体記憶装置のセルリークを判定するテスト制御回路と、を有する半導体記憶装置。 （もっと読む）

【課題】メモリ装置に関する所定の情報、すなわち製造工場、製造日、ウェーハ番号、ウェーハ上の座標等を含む情報格納手段を有するメモリ装置を提供する。
【解決手段】複数個のバンクを含むメモリ装置において、各バンク０〜３が、アドレス信号を受信してデコーディングするプリデコーダ１１と、メモリ装置に関する情報を格納する情報格納手段１２と、情報格納手段１２から出力される情報を受信する入出力ラインドライバ１３と、入出力ラインドライバ１３の出力信号を受信するデータ出力ドライバ１４と、データ出力ドライバ１４の出力信号を受信するデータパッドＤＱ０とを備え、情報格納手段１２が、プリデコーダ１１の出力信号を受信してメモリ装置に関する情報を出力し、情報格納手段１２内に格納されたメモリ装置に関する情報が、メモリ装置のパッケージング後において、テストモード信号により同時に読み出されるように構成されている。 （もっと読む）

【課題】ワード線リークの検出のための特別のパッドやスイッチを必要とせず、ワード線リークの発生箇所を迅速かつ確実に検出する。
【解決手段】制御回路４は、ワード線のリーク状態を判定するワード線リークテストを実行する場合において、テストパターンデータを書き込まれたメモリセルアレイ１００に接続されたワード線に、テストパターンデータに対応した電圧を電圧制御回路２０から印加する。その後、転送トランジスタ１２を非導通状態とすることによりワード線をフローティング状態に設定する。転送トランジスタ１２の非導通状態への切替えから所定時間経過後、センスアンプ回路３０を作動させてメモリセルアレイ１００に対する読み出し動作を実行する。その読み出しの結果をテストパターンデータに対応する期待値と比較する。 （もっと読む）

【課題】正電圧専用のテスタにより、高電圧生成回路、負電圧生成回路の出力をテストすること。
【解決手段】本発明のテスト回路１０は、第１分圧回路１１と、第２分圧回路１２とを具備している。第１分圧回路１１は、接地又は基準電圧生成回路１と高電圧生成回路２間に直列接続され、接地電圧又は基準電圧Ｖｒｅｆと高電圧Ｖｐ間の電圧を分圧して、正電圧専用のテスタにより測定可能な第１正電圧Ｖ１を生成する第１、２の抵抗素子Ｒ１、Ｒ２と、第１正電圧Ｖ１を出力するバッファＢＦとを備えている。第２分圧回路１２は、負電圧生成回路３と基準電圧生成回路１間に直列接続され、負電圧Ｖｎと基準電圧Ｖｒｅｆ間の電圧を分圧して、正電圧専用のテスタにより測定可能な第２正電圧Ｖ２を生成する第１、２の抵抗素子Ｒ１、Ｒ２と、第２正電圧Ｖ２を出力するバッファＢＦとを備えている。 （もっと読む）

【課題】メモリセルの読出し及び書込みを必要としない、簡便なテスト方法を実行することが可能な半導体装置を提供する。
【解決手段】半導体装置は、複数のワード線（ＷＬ）と、ワード線ドライバ（４）と、第１検出回路（１１、１２、１５）と、制御回路とを具備する。複数のワード線（ＷＬ）は、複数のメモリセルトランジスタ（図示されず）のゲートに接続されている。ワード線ドライバ（４）は、複数のワード線（ＷＬ）の各々に選択電圧又は非選択電圧を供給する。第１検出回路（１１、１２、１５）は、ワード線ドライバ（４）を介して複数のワード線（ＷＬ）のいずれかに選択電圧を供給するとき、選択電圧を供給する配線（２１）を介してワード線ドライバ（４）に流れ込む第１電流を検出する。制御回路は、第１電流に基づいて、複数のワード線（ＷＬ）及びワード線ドライバ（４）の異常を検出する。 （もっと読む）

【課題】メモリの寿命を検出する技術を提供する。
【解決手段】メモリにデータが保持されてからの経過時間を計り、前記経過時間が所定値に達した場合に前記データを前記メモリから読み出し、前記データをエラー無しで読み出せた場合の前記経過時間をデータ保持時間として求め、前記メモリについて求めた第１のデータ保持時間を記憶部に記憶させておき、前記メモリについて前記第１のデータ保持時間以降に求めた第２のデータ保持時間を前記第１のデータ保持時間と比較して前記メモリの寿命を検出する。 （もっと読む）

【課題】過去の熱履歴等によるキャパシタのインプリント現象をリセットし、また、以降の処理によるインプリント現象の影響を低減することができる強誘電体記憶装置の初期化方法を提供する。
【解決手段】本発明に係る強誘電体記憶装置の初期化方法は、下部電極(9)と上部電極(13)との間に配置された強誘電体膜(11)を有するメモリセルがアレイ状に配置された強誘電体記憶装置をパッケージする工程と、前記下部電極および上部電極に電位を印加する検査工程と、前記検査工程の後において、前記上部電極に第１の電位［０Ｖ］を、前記下部電極に前記第１の電位より高い第２の電位［Ｖｃｃ］を印加した後、動作保証温度より高い第１温度で熱処理する工程と、を有する。また、前記第１温度を、前記検査工程における検査温度およびパッケージ工程における処理温度より高くする。 （もっと読む）

【課題】記憶素子の電気抵抗値を正確に測定し、かつレイアウト面積の増大を防ぐことが可能な半導体装置を提供する。
【解決手段】半導体装置１０１は、第１端子および第２端子を有する記憶素子Ｓと、記憶素子Ｓの第１端子に結合された電流線ＢＬと、電流線ＢＬに結合され、記憶素子Ｓにデータを書き込むための書き込み電流を電流線ＢＬに流す第１のドライバＢＬＤＶ２と、電圧を供給するための第１のパッドＰＤ１と、電圧を供給するための第２のパッドＰＤ２と、電圧を供給するための第３のパッドＰＤ３とを備え、第１のパッドＰＤ１および第３のパッドＰＤ３は、第１のドライバＢＬＤＶ２に結合され、第２のパッドＰＤ２は、記憶素子Ｓの第２端子に結合されている。 （もっと読む）

【課題】冗長メモリを有する半導体装置において、装置面積を削減するとともに、救済情報の転送時間を短縮する。さらに、救済情報の転送制御をより簡略化する。
【解決手段】第１の救済情報格納手段２００は不良セルを有する冗長メモリを救済するための救済情報を記臆する。冗長メモリ１０１，１０２は第２の救済情報格納手段４００−１を共有し、冗長メモリ１１１，１１２，１１３は第２の救済情報格納手段４００−５を共有する。第２の救済情報格納手段４００−１，…，４００−５は同一個数のシフトレジスタを有し、第１の救済情報格納手段２００に直列に接続されており、救済情報が転送される。 （もっと読む）

【課題】動作用の電圧を供給するポンプ回路を各メモリチップから取り去り、ポンプチップとして別チップにしてＭＣＰチップ内に同梱するようにして、メモリチップの出荷前試験を可能にする半導体装置を提供する。
【解決手段】本発明の一実施の形態に係る半導体装置は、複数の不揮発性半導体記憶装置と、前記複数の不揮発性半導体記憶装置を動作させる昇圧電圧を生成する昇圧回路と、前記複数の不揮発性半導体記憶装置の動作シーケンスに基づいて、前記昇圧回路における前記昇圧電圧の生成動作を制御する昇圧回路制御部と、を備える。 （もっと読む）

【課題】複数の冗長ＲＯＭ回路がアドレスに関連して所定の順番でプログラミングされているかを判別可能とする回路及び該回路を備えた半導体装置の提供。
【解決手段】冗長置換したアドレスをヒューズの溶断の有無によって記憶し、アクセスアドレスが冗長置換したアドレスと一致したとき冗長選択信号を出力する第１乃至第ｎの冗長ＲＯＭ回路（１_１〜１_ｎ）を備え、アドレス値の大小関係に関して昇順に第１乃至第ｎの冗長記憶回路の順にリペアアドレスのプログラミングを行うという条件下で、第ｉの冗長ＲＯＭ回路より冗長選択信号が出力されていない状態で第ｉ＋１の冗長記憶回路から冗長選択信号が出力されたことを検出した場合、ＳＲフリップフロップ（７）をセットし、置換判定出力を逆順とする。 （もっと読む）

【課題】高速ＤＲＡＭＩ／Ｆを備えたＬＳＩを低速ＬＳＩテスターで検査する場合の検査内容を拡大し、検査品質を向上することができる検査システムを提供する。
【解決手段】行列状に配置される複数のメモリセルを有し、指示に従ってデータの書き込み読み出し動作を行うメモリセルアレイ１０１と、送受信特性の変更が可能で、高速な第１のクロック信号に同期して制御信号を検査対象の高速メモリインターフェース回路内蔵半導体集積回路１０５から取り込み、メモリセルアレイ１０１への書き込み読み出し動作を制御する第１のメモリインターフェース回路１０２と、第１のメモリインターフェース回路１０２の入出力特性を制御する制御部１０３と、第１のクロック信号とは別の低速な第２のクロック信号に同期してメモリセルアレイ１０１への書き込み読み出し動作を制御する第２のメモリインターフェース回路１０４とを備えた検査用半導体集積回路１００。 （もっと読む）

【課題】メモリモジュールの電気的試験で不良と判定された揮発性メモリを交換することなく、不良メモリセルの救済が可能なメモリモジュールの救済方法及びメモリモジュールを提供する。
【解決手段】不良と判定された揮発性メモリのメモリセルに対応する不良行アドレス及び不良列アドレス、並びに不良と判定された揮発性メモリを判別するための不良デバイス情報を不揮発性メモリへ格納しておき、システムの立ち上げ時に、不揮発性メモリに格納されたそれらの情報を、アドレス端子を介して揮発性メモリへ転送して保持し、不良と判定された揮発性メモリのメモリセルに対応するアドレスが入力された場合は、揮発性メモリで保持された情報を用いて該メモリセルに代わって冗長メモリセルへアクセスする。 （もっと読む）

【課題】特別な回路等を追加することなく、複数のメモリの試験結果から一つを選択して結果出力端子へ出力するセレクタの不良を検出すること。
【解決手段】結果出力端子を共有する複数のメモリのうちの一つを着目メモリに定め、その着目メモリにのみ、“０”を書き込む（ステップＳ１）。次いで、着目メモリ以外のメモリに“１”を書き込む（ステップＳ２）。次いで、着目メモリから値を読み出し、結果出力端子から外部へシフト出力させる（ステップＳ３）。次いで、着目メモリ以外のメモリから順次値を読み出し、結果出力端子から外部へシフト出力させる（ステップＳ４）。これを、すべてのメモリが着目メモリになるまで、繰り返し行う（ステップＳ１〜４、ステップＳ５〜８）。 （もっと読む）

【課題】データ消去動作にかかる時間を短縮させうる基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置を提供する。
【解決手段】基準フェイルビット確認回路は、所定のフェイルビットの検出をカウンティングして第１カウンティング信号及び第２カウンティング信号を発生するフェイルビットカウンターと、第１カウンティング信号の遷移及び第２カウンティング信号の遷移に応答して活性化される基準ビット確認信号を発生するビット確認ブロックとを備える。基準ビット確認信号は、第１モードでは第１カウンティング信号の活性に応答し、第２モードでは第２カウンティング信号の活性に応答する。基準フェイルビット確認回路及びこれを含む不揮発性半導体メモリ装置では、消去電圧が段階的に増加する第１モード及び消去電圧が一定に維持される第２モードでの基準フェイル数を異ならせて設定しうる。 （もっと読む）

【課題】初期設定時にアンチヒューズに書き込まれたデータが確実に得られるようにして内部信号のタイミング調整を実施できる半導体記憶装置及びその調整方法を提供する。
【解決手段】クロックと非同期に供給されるリセット信号を用いてアンチヒューズに書き込まれたデータを出力させるための信号であるＤＬＬＲｅｓｅｔ信号を生成し、該ＤＬＬＲｅｓｅｔ信号を、内部信号のタイミング調整に必要なデータが書き込まれた複数のアンチヒューズを備えたアンチヒューズブロックへそれぞれ供給する。 （もっと読む）

【課題】メモリモジュール及びそのテスト方法を提供する。
【解決手段】メモリモジュールは、複数のメモリ、及びＮ個の入力チャンネルを介して外部から印加されるテスト信号を複数のメモリに印加し、印加されたテスト信号に応答して、複数のメモリから出力される複数の出力データをＭ個のグループに分けた後、外部から入力される出力グループ選択信号によって前記Ｍ個のグループのうち、少なくともいずれか一つを選択して、Ｋ個の出力チャンネルを介して出力するハブで構成される。従って、透過モードを利用したテスト時に外部の出力グループ選択信号を利用して出力されるＤＱグループをＯｎ−ｔｈｅ−Ｆｌｙ形式で選択することができる。 （もっと読む）

【課題】一つのブロック全体のプログラムループ回数を簡単に知ることができる不揮発性半導体記憶装置を有した半導体集積回路装置を提供すること
【解決手段】ページバッファに記憶された書き込みデータに応じて、データが書き込まれる複数のメモリセルと、複数のメモリセルへのデータ書き込みに要したプログラムループ回数を累積記憶するプログラムループ累積カウンタ３３と、を具備し、プログラムループ累積カウンタ３３に累積記憶されたプログラムループ回数を出力することを特徴とする。 （もっと読む）

【課題】
評価・解析において、特性の劣化、不良等が周波数同期回路に因るのか否か等、不良原因の特定を容易化する半導体装置の提供。
【解決手段】
外部クロック端子１３、１４から外部クロック信号を入力して前記外部クロック信号に同期した信号を生成するＤＬＬ回路１０と、外部端子１５から入力されたクロック信号と、ＤＬＬ回路１０からの出力信号とを入力し、テストモード信号に基づき、テスト時には、外部端子１５から入力されたクロック信号を出力し、通常動作時には、ＤＬＬ回路１０からの出力信号を出力するセレクタ１１を備える。 （もっと読む）