【課題】ベース基板と可動部との貼り付きを防止するとともに、落下等の衝撃時におけるベース基板の可動部に対する緩衝効果を向上させることが可能な物理量センサー素子、及び物理量センサー素子を備えた電子機器の提供。
【解決手段】センサー素子１は、ベース基板２と、ベース基板２上に設けられ、加えられた物理量に応じて可動する可動部３３と、を備え、ベース基板２の空洞部２１の底面には、平面視で可動部３３と重複する位置に突起（２５ａ，２５ｂ，２５ｃ等）が設けられ、突起（２５ａ，２５ｂ，２５ｃ等）は、ベース基板２と一体で設けられていることを特徴とする。 （もっと読む）

【課題】測定精度が低下してしまうのを抑制することのできる静電容量式センサを得る。
【解決手段】静電容量式センサ１は、可動電極７と、可動電極７との共働で第１の静電容量発生部１３を形成する第１の固定電極８Ａと、可動電極７との共働で第２の静電容量発生部１４を形成する第２の固定電極８Ｂと、可動電極７を保持するばね部９と、を備えている。そして、第１の静電容量発生部１３と第２の静電容量発生部１４とが、可動電極７の重心Ｇを挟んで、可動電極７の移動方向の前後に配置されている。 （もっと読む）

【課題】接続部分の導通が不十分となってしまうのを抑制することのできる静電容量式センサを得る。
【解決手段】静電容量式センサ１は、固定板２と半導体基板４とを接合した際に、固定電極２１ａ、２１ｂ、２２ａ、２２ｂに形成された固定電極側金属接触部２５と、半導体基板４に形成された半導体基板側金属接触部１３とが接触するようになっている。そして、半導体基板側金属接触部１３を金属材料を用いて形成し、当該半導体基板側金属接触部１３の半導体基板４に接合される基部１３ａ内に、より硬度の高い材料からなるバッファ層１４を挿入した。 （もっと読む）

【課題】傾斜ベースの傾斜面における物理量センサチップの実装面への接着剤の浸入をより抑制することのできる半導体物理量センサを得る。
【解決手段】パッケージ５の内底部５ｂに傾斜ベース４を実装するとともに、半導体を用いた物理量センサチップ２を、当該物理量センサチップ２の検出軸が内底部５ｂに対して傾斜するように傾斜ベース４の傾斜面４ａに実装する半導体物理量センサ１において、傾斜ベース４の肉薄側に、接着剤９の這い上がりを規制する規制部１０を設ける。 （もっと読む）

【課題】接合用電極に起因した不具合の発生を抑制する。
【解決手段】第１の接合用電極28は、フレーム部３において電極部8a，8bよりも重り部４から離れた位置、具体的には、電極部8a，8bを挟んで重り部４と対向するフレーム部３の端部(図１では下端部)に配設されている。同様に第２の接合用電極29は、フレーム部３において電極部9a，9bよりも重り部５から離れた位置、具体的には、電極部9a，9bを挟んで重り部４と対向するフレーム部３の端部(図１では下端部)に配設されている。そのため、従来例のように２つの重り部４，５に挟まれた幅細の部位に接合用電極100，101が設けられる場合と比較して、フレーム部３に残った接合用電極28，29の高温時の膨張や高温環境下での長時間放置による変形による不具合の発生が抑制できる。 （もっと読む）

【課題】安価で高性能な加速度センサ回路を提供することを目的とする。
【解決手段】加速度に応じて容量が変化する第１のキャパシタＣ１と、加速度に応じて第１のキャパシタと相反するように容量が変化する第２のキャパシタＣ２とを有する加速度センサ１１と、第１のキャパシタＣ１と第２のキャパシタＣ２に互いに逆位相で印加する所定周波数の正弦波交流信号を生成する第１の回路１５Ａと、加速度に応じた信号を、第１のキャパシタＣ１の容量と第２のキャパシタＣ２の容量との比、及び第１のキャパシタＣ１と第２のキャパシタＣ２に印加した正弦波交流信号とに基づいて生成する第２の回路１２と、第２の回路１２が生成した信号を符号化したデータを解析して、所定周波数と略同一の周波数成分の信号をデータから抽出し、抽出した信号に基づいて加速度のデータを出力する演算回路１４と、を備える加速度センサ回路１。 （もっと読む）

【課題】高感度化、製造効率の改善、低コスト化、高信頼性化の少なくとも１つを実現した物理量センサー素子、物理量センサー素子を備える物理量センサー、および、物理量センサー素子を備える電子機器を提供すること。
【解決手段】本発明の物理量センサー素子１は、絶縁基板２と、絶縁基板２の上方に設けられている可動部３３と、可動部３３に設けられている可動電極指３６１〜３６５、３７１〜３７５と、絶縁基板２上に設けられ、且つ可動電極指３６１〜３６５、３７１〜３７５に対向して配置された固定電極指３８１〜３８８、３９１〜３９８と、を含み、絶縁基板２には、配線４１、４２、４３を有する凹部２２、２３、２４が設けられ、平面視で配線４１、４２、４３と重なる位置の素子片３に凸部４７１、４７２、４８１、４８２、５０が設けられ、配線４１、４２、４３と凸部４７１、４７２、４８１、４８２、５０とが接続されていることを特徴とする。 （もっと読む）

【課題】 厚い半導体層に幅の狭いトレンチを形成する際に、半導体の残渣を生じることなくトレンチを形成することが可能な技術を提供する。
【解決手段】 本明細書では、半導体層にトレンチが形成された半導体装置を開示する。その半導体装置では、前記半導体層において、前記トレンチの幅が急変する箇所に、前記トレンチの幅の急変を補償する補償パターンが形成されている。上記の半導体装置では、半導体層において、トレンチの幅が急変する箇所に補償パターンが形成されているので、ディープＲＩＥ法によってトレンチ加工を行う際に、半導体の残渣の原因となる急峻な傾斜部の発生を抑制することができる。これによって、厚い半導体層に幅の狭いトレンチを形成する際に、半導体の残渣が発生することを防止することができる。 （もっと読む）