【課題】格子を用いた計算において計算処理を高速化することを目的とする。
【解決手段】格子の横軸であるｍの値が大きくなる方向に格子の接点の値を計算していく際に、ｍ＝ｎ−１にダミーの接点を追加して、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加したダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎの接点の値を求めることができるように、追加するダミーの接点を決定する決定手段と、決定手段で決定されたダミーの接点をｍ＝ｎ−１に追加する追加手段と、ＳＩＭＤ機能を利用してｍ＝ｎ−１の接点の値と追加手段で追加されたダミーの接点の値とを用いてベクトル演算することで、ｍ＝ｎにある接点の値を算出する算出手段と、を有することによって課題を解決する。 （もっと読む）

【課題】 初期状態量が不確定であっても指定時刻に指定状態量に確実に到達し、その過程の軌道も任意の基準波形によって指定して状態量指令軌道を生成できるようにする。
【解決手段】 軌道の時系列波形を決定するための基準波形関数を保有しており、指定状態量と状態量指令軌道の差分が基準波形関数の定数倍となるように状態量指令軌道を生成する。一定の制御周期ごとに、基準波形関数に現在時刻を代入した現在基準値を求め、基準波形関数に次回制御周期の時刻を代入した次回基準値を求め、センサにより測定された状態量から指定状態量を差し引いた状態量偏差を求め、次回基準値を現在基準値で除算し状態量偏差を乗算し指定状態量を加算することで状態量指令値を求める、という手順で処理する。 （もっと読む）

【課題】 ＲＯＭ容量をなるべく減らし、加算器・セレクタ・ＥＸＯＲ（Ｅｘｃｌｕｓｉｖｅ ＯＲ）回路という規模の小さい回路の追加のみで精度のよい関数を演算する関数演算回路およびその関数演算方法を提供する。
【解決手段】 第１ＲＯＭ１と、第２ＲＯＭ２と、入力部加算器３と、ＥＸＯＲ回路４、５と、セレクタ６〜８と、セレクタの出力を加算する第１、第２出力部加算器９、１０とを備え、（［ｚ_Ｎ−１ｚ_Ｎ−２・・・ｚ_１］＋ｚ_０）を第１ＲＯＭ１のアドレス入力とし、［ｚ_Ｎ−１ｚ_Ｎ−２・・・ｚ_１］を第２ＲＯＭ２のアドレス入力とし、第１、第２ＲＯＭ１、２からｆ（ｚ×２^Ｍ）とｆ（ｚ×２^Ｍ＋２^Ｍ）を出力し、第２出力部加算器１０のキャリー入力に１を入力し、第２出力部加算器１０の出力を右に１ｂｉｔシフトした値をｆ（ｘ）の値とする。 （もっと読む）

入力角（φ₁₀₂）のサイン及びコサインを生成する方法。該方法は、φ₁₀₂を八分円又は象限、粗い角度（A）、及び微細角度（B）に分解するステップ、及びcos(A)を決定するステップ、及びsin(A)を決定するステップを含む。該方法は、また、cos(A)及びsin(A)を最上位のワード（MSW）及び最下位のワード（LSW）に分解するステップを不空。該方法は、さらに、1-cos(B)の近似、sin(B)の近似及び複数の積（P₁,…,P₄）をMSW及び近似を使用して計算するステップを含む。該方法は、cos（φ₁₀₂）及びsin（φ₁₀₂）の近似を望まれる解像度にスケーリングするステップを含む。
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【課題】低電圧での動作が可能となり、省電力化を達成することができる関数発生回路を提供する。
【解決手段】本発明に係る関数発生回路は、大きく４つのブロックに分かれており、低温度センサー１５６、基準電圧回路１６１、コンパレータブロック１２６、加算器１３１から成る。ここでは、複数のコンパレータ１１１，１１２，１１３の基準電圧（基準電圧回路１６１の出力電圧）が一定であり、温度によって変動するダイオード１５５の電圧の０次成分に差が生じる回路となっているため、コンパレータ１１１，１１２，１１３の動作範囲を有効にとれる。そのため低電源電圧でも動作温度範囲を十分に取ることが可能となる。 （もっと読む）

【課題】電子反発積分の積和演算を効率良く実行し、電子反発積分の計算の高速化を図る。
【解決手段】管理プロセッサ１０はパラメータｍ＝αに対応するグループ内の初期積分の計算に必要なデータを、メモリ２０から読み出す。管理プロセッサ１０は３つの積和演算器３０の中から積和演算器３０［α］を選択する。管理プロセッサ１０は選択した積和演算器３０［α］に、読み出したデータを送る。積和演算器３０［０］ではパラメータｍ＝０に対応するグループ内の初期積分の計算が順次実行される。積和演算器３０［１］ではパラメータｍ＝１に対応するグループ内の初期積分の計算が順次実行される。積和演算器３０［２］ではパラメータｍ＝２に対応するグループ内の初期積分の計算が順次実行される。 （もっと読む）

本発明は、第１の番号Ｘを含む前半部分と第２の番号Ｙを含む後半部分とを有するアドレス語を外部システムから受信するように構成されるアドレス部と、前記アドレス語により指定されるように構成されるＭ×Ｍ個のメモリセルを含み、ある特定のアドレス語により指定されるセルに第１の番号Ｘと第２の番号Ｙとの積Ｐが提供されるメモリ領域と、前記メモリ領域からの積Ｐを外部システムに提供するように構成される出力部とを具備する乗算装置又は構成に関する。本発明は、Ｙ＜Ｘであるアドレス語により指定されるメモリ領域内のセルは除去されていることを特徴とする。
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【課題】キャッシュメモリを介して、アクセスされるメモリは、アクセスされる範囲が広いとミスヒットを頻繁に生じる。本発明は、特にオーディオ信号処理で頻繁にアクセスされるメモリのアクセス範囲を狭くできるようなデータの配置をもったメモリを提供する。さらに、そのようなメモリを備えたプロセッサを提供する。
【解決手段】Ｎ桁の２進数ｘの下位側のビットを上位側に配置することによって得られるＮ桁の２進数ｙをアドレスとする位置に、前記ｘに対応するデータを格納する。 （もっと読む）

【課題】 全域において１回以上微分可能な有限台の標本化関数に基づく滑らかなデータ補間をより簡単な演算で行うことができるようにする。
【解決手段】 順次入力される離散データを遅延させる数段の遅延回路１_-1，２_-1，３_-1と、数段の遅延回路１_-1，２_-1，３_-1の各出力段から取り出されるそれぞれのデータに対して、デジタル基本関数（−１，１，８，８，１，−１）の値に応じた重み付け加算をすることによって補間データを求める乗加算回路４_-1〜１６_-1とを設け、全域において１回以上微分可能な有限台の標本化関数を極めて簡単な四則演算のみで得ることができようにし、ローパスフィルタの位相歪みや打ち切り誤差のない良好な補間データを得るための演算時間を短縮化することができるようにするとともに、その演算回路を簡素化できるようにする。 （もっと読む）

【課題】 データ列内で、かつ、少ない冗長度で、ＤＳＶ制御が行えるようにする。
【解決手段】 ビット挿入部２１は、入力されたデータ列に、所定の間隔で、”０”のＤＳＶ制御ビットを挿入し、第１のデータ列を生成し、”１”のＤＳＶ制御ビットを挿入し、第２のデータ列を生成する。変調およびＮＲＺＩ化部２２は、２組のデータ列の変調とＮＲＺＩ化処理を行う。ＤＳＶ計算区間取り出し部２３は、ＤＳＶ計算区間を取り出し、取り出しされた区間における区間ＤＳＶが、区間ＤＳＶ計算部２５で計算される。累積ＤＳＶ計算およびＤＳＶビット決定部２６は、第１のデータ列の区間ＤＳＶと第２のデータ列の区間ＤＳＶをそれぞれ、それまでの累積ＤＳＶに加算し、加算値の絶対値が少ない方を、ＤＳＶ制御データ列決定部２４に選択させ、出力させる。 （もっと読む）