【課題】書き込み側と読み出し側とがお互いのアクセスに制約を受けず、自由にリードライトすることができ、データの有効性を向上させることができるデータ転送装置を提供する。
【解決手段】少なくとも２面からなるメモリ１１と、書き込み先のメモリ１１を所定の順番で切り替えて、かつ所定の周期でデータを送信しメモリ１１に書き込ませるデータ送信部１０と、書き込みの周期に依存しない周期で少なくとも２面のメモリより同時にデータを受信するデータ受信部１２と、データ送信部１２がメモリに送信するデータに対して各データに固有な判定情報を付加する判定情報付加部１３と、データ受信部１２がメモリ１１より受信するデータに付加された判定情報を用いてデータが有効であるか否かを判定し、判定結果をデータ受信部に通知する判定情報検査部１５とを備えた。 （もっと読む）

【課題】順序整合データを、複数のＦＩＦＯ回路で処理することができる出力制御回路、出力制御回路の制御方法及びその制御プログラムを提供すること
【解決手段】本発明にかかる出力制御回路１００は、順序整合データと非順序整合データとの２種類からなるデータのうち、順序整合データが入力された場合、順序整合データを識別する識別情報を生成するデータ解析部１０１と、互いに異なる順序整合データが割り振られる第１のＦＩＦＯ回路１０２及び第２のＦＩＦＯ回路１０３と、入力されたデータが順序整合データである場合、前記識別情報に基づいて、当該順序整合データが、当該順序整合データよりも前に入力された非順序整合データよりも後に出力され、当該順序整合データよりも後に入力された非順序整合データよりも前に出力されるように前記第１及び第２のＦＩＦＯ回路を制御する制御部１０４を備える。 （もっと読む）

【課題】互いに同期していない複数のデバイスにであっても遅延することなく再起動させる。
【解決手段】アドレスを指定することによりデータの書き込み、および、読み出しが可能に構成されたレジスタを複数有するレジスタ回路（１００）、アドレスを指定することによってレジスタ回路の複数のレジスタのデータを監視し、かつ、レジスタ回路の予め定められたレジスタにデバイスを起動させるためのデータを書き込むレジスタ制御回路（１２０）、指定されたアドレスとレジスタ回路から読み出されたデータとに基づいて複数のデバイスのうちいずれかのデバイスに所定の動作を行わせる信号発信回路（１１０）を備え、レジスタ回路（１００）では、複数のレジスタのうち予め定められた第１レジスタに複数のデバイスの各々の動作を共通して管理する第１ビットの集合が割り当てられているとともに、第１レジスタ以外の複数の第２レジスタのそれぞれに複数のデバイスの各々の動作を個別に管理する第２ビットがそれぞれ割り当てられている。 （もっと読む）

【課題】書き込み制御部のライトポインタの更新に依存することなく、データ転送効率を向上させることができるメモリアクセス装置を提供することを課題とする。
【解決手段】処理部から要求された処理領域に対応するデータのサイズを保持している値に基づいてカウントするカウンタ（１１１）と、前記処理部と前記処理領域に対応するデータが格納された第１のメモリとの間に接続された第２のメモリ（１０２）と、前記第２のメモリにおけるリードポインタと前記カウンタの値とに基づいて、前記第２のメモリの状態を検出する検出部（１１１）と、前記検出部の検出結果に基づいて、前記処理領域に対応するデータを前記第１のメモリから前記第２のメモリに転送するための転送要求を出力する制御部（１０５）とを有することを特徴とするメモリアクセス装置が提供される。 （もっと読む）

【課題】先頭アドレスに基づいてデータの読出しを行うリングバッファメモリ制御装置において、ノイズなどで先頭アドレスが書き変わっていたとしても正常にデータを読み出す。
【解決手段】リングバッファメモリ１０に各データが書き込まれる際、各データの先頭に各データの開始を示すデータ開始フラグをそれぞれ付加し、読出制御部２によって各データを読み出す際、その読み出された先頭データがデータ開始フラグであるか否かを判断し、先頭データがデータ開始フラグでないと判断された場合には、先頭データの位置の前方または後方に向かってデータ開始フラグを検索し、その検索によって見つけ出されたデータ開始フラグの位置からデータの読出しを行う。 （もっと読む）

【課題】読み出しと書き込みが同期しているか、非同期であるかに係わりなく、データが満杯であるか空であるかを正しく検出できるリングバッファ回路及びリングバッファ回路の制御回路を提供する。
【解決手段】Ｎビットで指定されるアドレスを有するリードライトメモリと、Ｎ＋１ビットのグレイコードをカウントするリードライトメモリの書き込みアドレスカウンタポインタ及び読み出しアドレスカウンタポインタと、書き込み、読み出しアドレスカウンタポインタの出力するＮ＋１ビットのグレイコードをリードライトメモリの書き込み、読み出しアドレスとして直接指定可能なＮビットのアドレスに変換する書き込み、読み出しアドレス変換回路と、を有する。 （もっと読む）

【課題】シングルポートメモリを用いて、データが欠けることなく連続した書き込み及び読み取りを行う。
【解決手段】書き込み用のクロック周波数からなる第１のクロック信号に同期した書き込みデータが保持されるライトバッファ回路と、前記第１のクロック信号と、前記第１のクロック信号と独立した読み取り用のクロック周波数からなる第２のクロック信号との非同期吸収を行う非同期吸収回路と、シングルポートメモリに対する書き込み及び読み取りを制御するＲＡＭコントローラ回路とを有し、前記非同期吸収回路は、前記ライトバッファ回路で保持された書き込みデータを、前記第２のクロック信号に対応させてデータ長を調整し、調整された書き込みデータを前記ＲＡＭコントローラ回路へ出力することにより上記課題を解決する。 （もっと読む）

【課題】 ホストコンピュータ８１と、ＣＰＵ７０、ＲＡＭ７１、及びＲＯＭ８２を含む画像処理装置とを接続する制御ＬＳＩ１００において、処理目的の異なる第一のデータと第二のデータとを、一方のデータを消滅させることなく他方のデータを受信すること。
【解決手段】 データラッチ［１］回路７６、及びデータラッチ［２］回路７７は、それぞれ処理目的の異なるデータを格納し、シフトクロック生成回路７９は、所定の信号を受け入れると、データラッチ［１］回路７６が格納するデータをデータラッチ［２］回路７７へシフトさせる。 （もっと読む）

【課題】要求元からの可変データ取得要求に応じて割り込みアドレスが変更される場合でも、要求元からは連続したアドレス領域のデータ取得を可能とするデータバッファリング装置を実現する。
【解決手段】時系列的に発生するデータが書き込み手段を介して先頭アドレスより最終アドレスまで書き込まれ、次のデータが前記先頭アドレスに上書きされるリングバッファ部と、このリングバッファ部への指定アドレスから所定数のデータを取得するデータ処理部を具備するデータバッファリング装置において、
前記リングバッファ部の最終アドレスに引き続く先頭アドレスを持つ補助バッファ部を備え、
前記書き込み手段は、前記リングバッファ部の先頭アドレス及び前記補助バッファ部の先頭アドレスより所定数の同一データを並行して書き込む。 （もっと読む）

【課題】複数の連続する入力データの内から選択したデータのみを詰めて記憶装置に書き込む処理を高速に実施する。
【解決手段】無効を示す「０」又は有効を示す「１」をもつ有効フラグと対になり、且つ連続して入力する入力データＤ０〜Ｄ７を、４個づつ処理するデータ処理装置である。入力データをＤ０〜Ｄ３、Ｄ４〜Ｄ７毎に取り込み、当該データより順序が前の全てのデータの有効フラグ値の合計値を当該データの有効フラグ積算値として有効フラグ積算器１０で算出し、得られた有効フラグ積算値をアドレスとして、前記入力データの内の有効フラグで有効と指定されたデータを記憶装置に書き込む。 （もっと読む）