【課題】演算結果の信頼性と並列度との最適化を図ることが可能なプロセッサを提供すること。
【解決手段】通常モードが設定されている場合に、ＰＥ群１１〜２６のデータレジスタに別個の演算対象のデータが書き込まれ、エラー検出モードが設定されている場合に、ＰＥ群１１〜１８のデータレジスタと、ＰＥ群１９〜２６のデータレジスタとに同じ演算対象のデータが書き込まれる。通常モードが設定されている場合に、マルチプレクサ４０〜４２が、ＰＥ群１１〜２６から出力される演算結果を別個の演算結果として選択的に出力し、エラー検出モードが設定されている場合に、判定回路４３がＰＥ群１１〜１８と、ＰＥ群１９〜２６とから出力される演算結果を比較し、一致するときにマルチプレクサ４０〜４２がその演算結果を出力し、一致しないときに判定回路４３が外部にエラー検出を通知する。したがって、演算結果の信頼性と並列度との最適化を図ることが可能となる。 （もっと読む）

【課題】ユーザによってプログラミング可能な集積回路を複数用いるシステムの設計・検証期間を短縮する。
【解決手段】集積回路であるフィールド・プログラマブル・ゲートアレイ１は、外部からユーザによってプログラミング可能な論理回路である処理ブロック２と、外部からの入力データＩ１ａ，Ｉ１ｂを内部クロックＣＫでリタイミングするＦＩＦＯレジスタ３−１，３−２と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して外部に出力するセレクタ４−１と、処理ブロック２の出力データとＦＩＦＯレジスタ３−２の出力データのうちどちらか一方を選択して入力データとして処理ブロック２に入力するセレクタ４−２とを有する。 （もっと読む）

【課題】データ処理装置が使用する外部メモリの帯域幅の制限とデータ処理装置が行う処理の性能との両立。
【解決手段】ＤＲＰコア１４のために内部バッファ１５を設ける。セレクタＳＥＬは、ＤＲＰコア１４の入出力先を外部メモリ２０と内部バッファ１５とに切り替える。ＣＰＵコア１２が実行する制御ソフトウエアは、対象とする一連の処理のためのコンフィギュレーションの系列（パイプライン）の情報を受け取り、その系列における各コンフィギュレーション間について、処理結果の受け渡しを外部メモリ２０経由、内部バッファ１５経由のいずれにするかの組み合わせを、受け渡し方式として生成する。次に、それら各方式について、その方式でＤＲＰコア１４が使用する外部メモリ２０の帯域と性能を計算する。そして、それら方式のうち、あらかじめ指定された帯域幅制約を満たす最も性能の高い方式を選択し、この方式に従ってセレクタＳＥＬを切り替える。 （もっと読む）

【課題】「パイプライン方式」の専用演算装置を使用する場合とほぼ同等のハードウエア規模で、より短時間でのデータ処理を可能にする。
【解決手段】前処理用の第１の演算装置２０Ｂと後処理用の第２の演算装置３０Ｂを用い、第１の演算処理装置２０Ｂに演算結果保持手段２２と第１の演算制御情報出力手段２４１と第１の演算結果出力手段２３１を設け、第２の演算装置３０Ｂに第２の演算制御情報出力手段３４を設け、演算結果保持手段２２に互いに異なるタイミングで演算した複数の演算結果を保持し、第１の演算制御情報出力手段２４１は第２の演算装置を制御するための情報を出力し、第２の演算制御情報出力手段３４は演算結果出力手段２３１や第１の演算装置２０Ｂを制御するための情報を出力する。 （もっと読む）

【課題】ε遷移の向きに依存せずにε除去を実行する。
【解決手段】有限状態オートマトンに含まれる状態のうち、ε遷移を順方向および逆方向に辿って到達できる状態の集合を表す第１集合を生成する第１集合生成部１０１と、ε遷移でない遷移１本で接続されている複数の第１集合に含まれる状態の集合と、他の第１集合とε遷移でない遷移１本で接続されていない第１集合とを表す第２集合を生成する第２集合生成部１０２と、第２集合に含まれる各ε遷移に適用するε除去パターンの組み合わせのうち、ε除去後の遷移数が最小となる組み合わせを求める組み合わせ生成部１０３と、求められた組み合わせに含まれるε除去パターンで第２集合内のε遷移を除去する除去部１０４と、を備える。 （もっと読む）

【課題】複数種の機能に対して、変動する負荷状況に応じて、負荷の大きい機能の処理能力を向上させることを可能にした情報処理装置を提供する。
【解決手段】信号に対して所定の機能の処理を実行して出力する複数のプログラマブル論理回路と、複数種の機能のそれぞれに対応する論理回路情報を記憶する不揮発性メモリと、負荷の大きさを判定する基準となる閾値を記憶し、予め決められた初期状態の情報にしたがって、複数のプログラマブル論理回路のそれぞれに複数種の機能のいずれかを実行可能に設定した後、複数のプログラマブル論理回路で実行される機能毎の負荷を定期的に監視し、負荷が閾値を越える機能である第１の機能があると、負荷が閾値以下の機能である第２の機能を実行するプログラマブル論理回路に第１の機能の負荷を分散させる制御部と、を有する。 （もっと読む）

【課題】入出力データの転送時間の短縮、並びに、回路規模の縮小を行うことのできるリコンフィギュラブル回路および半導体集積回路の提供を図る。
【解決手段】複数の演算器と、該複数の演算器に入力する演算入力データ，および，該複数の演算器から出力される演算出力データを保持する入出力データインタフェース部２２と、を有し、前記複数の演算器の接続をコンテキスト毎に制御するリコンフィギュラブル回路であって、前記入出力データインタフェース部２２は、複数のポートPRT0〜PRTnと、該複数のポートに接続され、深さ方向にｍ［ｍは２以上の整数］バンクを有する複数のレジスタREG00〜REGmnと、を有するように構成する。 （もっと読む）

【課題】正規表現を再構成可能な有限オートマトン回路上に構成するための構成データ生成方法と、それを用いたパターンマッチング装置を提供する。
【解決手段】正規表現を３種類のメタキャラクタのみを使った構文木で表現し、この構文木に対して通りがけ順を基本とした方法で辿ることによって、正規表現に含まれるメタキャラクタとテキスト文字を所定の回路モジュールに割り当て、接続関係に応じて所定の構成データを生成する構成データ生成装置１と、構成データを生成する上で必要となる各種情報を記憶する記憶装置２とを備えた構成データ生成装置により、正規表現を再構成可能な有限オートマトン回路上に構成するための構成データを生成することが可能である。 （もっと読む）

【課題】有限体演算やモジュラ整数演算など一群の関連する算術演算をそれぞれパフォームする複数の算術回路を有するＡＬＵを含むことを特徴とする算術プロセッサを提供すること。
【解決手段】ＡＬＵは、オペランドデータを受信するオペランド入力データバスと、算術演算の結果を戻す結果データ出力バスとを有する。レジスタファイルはオペランドデータバスと結果データバスに結合されている。レジスタファイルは複数の算術回路によって共用されている。コントローラは、ＡＬＵおよびレジスタファイルに結合され、算術演算を要求するモード制御信号に応答して、複数の算術回路の１つを選択し、レジスタファイルとＡＬＵとの間でデータアクセスを制御し、それによりレジスタファイルが算術回路によって共用されるようにする。 （もっと読む）

マイクロプロセッサ(10)は、多数の行先ビットを記憶し、かつ、乗算ユニット(14)に提供するようになされた少なくとも1つの汎用レジスタ(12)と、少なくとも乗算-高位命令(20)および乗算-高位および累算命令(22)を乗算ユニットに提供するように適合された制御ユニット(18)とを備えている。乗算ユニットは、さらに、少なくとも第1および第2の原始オペランド(24、26)を受け取るようになされており、これらの原始オペランドは、それぞれ関連する数の原始ビットを有しており、かつ、該関連する数の原始ビットの和は行先ビットの数より多く、また、乗算ユニットは、多数の精度向上ビットを記憶し、かつ、提供するようになされた少なくとも1つのキャッシュエントリを備えたレジスタ拡張キャッシュ(28)に接続されており、また、結果オペランドの行先部分を汎用レジスタに記憶し、かつ、結果オペランドの精度向上部分をキャッシュエントリに記憶するように適合されている。結果オペランドは、受け取った命令に応じて、乗算-高位演算によって生成され、あるいは乗算-高位および累算演算によって生成される。
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