国際特許分類[G06F7/00]の内容
物理学 (1,541,580) | 計算;計数 (381,677) | 電気的デジタルデータ処理 (228,215) | 取扱うデータの順序または内容を操作してデータを処理するための方法または装置 (915)
国際特許分類[G06F7/00]の下位に属する分類
デジタル値の比較 (26)
個々の記録担体上のデータを分類,選別,組合せ,または別々の記録担体上のデータを比較するための装置
連続的記録担体,例.テープ,ドラム,ディスク,上のデータを分類または組合せる装置 (51)
位取り記数法を用いて計算を行なうための方法または装置,例.2進,3進,10進法を用いるもの (331)
乱数または擬似乱数発生器 (209)
デジタルな非位取り記数法,すなわち.基数を用いない数表現を用いて計算を行うための方法または装置;位取り記数法と非位取り記数法の組合せを用いる計算装置 (35)
1語内の,指定値を有する1以上のビットの位置を選別または符号化すること,例.最上位または最下位の有意な0または1の検出,プライオリティ・エンコーダ (6)
データ内容から独立して定められたルールによるデータの再配置,並べ替え,または選別のための装置 (42)
国際特許分類[G06F7/00]に分類される特許
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NFA回路
【課題】検索パターン長・検索ルール数が増加しても、高速かつ低消費電力にてパケット中の文字列を検索可能なNFA回路を実現する。
【解決手段】NFA回路は、文字列比較器102〜104、フリップフロップ105〜108、論理積回路109〜111、ゲーテッドバッファ112〜114を含み、入力データ端子101に正規表現/abc/で表される文字列が含まれているかを検出する。文字「a」がマッチした場合、フリップフロップ106は比較結果「1」を保持する。フリップフロップ106の出力が「1」の場合にのみ、入力データが2段目の文字列比較器103に入力される。次のクロックタイミングで、入力データが「b」にマッチした場合、「1」がフリップフロップ107に保持される。前段と同様に、フリップフロップ107の出力が「1」の場合にのみ、ゲーテッドバッファ114がON状態となり、文字列比較器104が動作する。
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ペアリング算出装置
【課題】回路規模を低減させること。
【解決手段】ペアリング算出装置100の制御部140は、楕円曲線上の任意の点(xp、yp)に対し、乗算部130にypとypとを入力してyp2を算出させて記憶部110に格納する。制御部140は、加算部120に記憶部110に格納したyp2とxpと−bとを順不同で入力した出力をxp3とする。制御部140は、乗算部130に記憶部110に格納したyp2とypを入力した出力をyp3とし、算出したxp3及びyp3に基づきペアリング値を算出する。
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単一のTAP(テストアクセスポート)を介して複数のTAPにアクセスするための方法、および集積回路
【課題】本発明は、単一のTAP(テストアクセスポート)を介して複数のTAPにアクセスする集積回路を提供する。本来は別々のICで使用されるように設計された、種々の再使用可能なICの一部やモジュールの制御およびテストを統合できるようにする。
【解決手段】第1複製状態マシン(26)と第2複製状態マシン(28)をそれぞれ用いることによって、第1状態マシン(20)と第2状態マシン(22)のいずれも修正することなく、第1状態マシン(20)と第2状態マシン(22)を個別にテストする。
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シーケンス制御回路及び制御回路
【課題】様々なデータパス回路の制御に対応可能なシーケンス制御回路及び制御回路を得る。
【解決手段】各セル3a〜3dは、入力データ10と比較対象値の比較が一致したことを通知する一致信号11a〜11dと次ステート12a〜12dを出力する。一致信号11a〜11dは一致信号用論理和回路4によって論理和演算され、次ステート12a〜12dはステート用論理和回路5によって論理和演算される。次ステート出力用セレクタ8は、一致信号用論理和回路4の出力13によりステート用論理和回路5の出力14と不一致用次ステートレジスタ群6の出力15とを選択し、ステート出力21として出力する。
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監視システム、画像処理装置、インタフェース回路及び撮像装置
【課題】容易にシステムの拡張が可能であり、メンテナンス性の向上を図ることが可能な監視システム、画像処理装置、インタフェース回路及び撮像装置を提供する。
【解決手段】画像取得部111は、判別回路に関する回路情報1121により論理回路を再構成し、撮像装置のデータフォーマット形式を判別する。画像取得部111は、判別結果に基づいて、変換回路に関する回路情報1122−1〜1122−nの中から最適な回路情報を選択する。そして、画像取得部111は、選択した回路情報により論理回路を再構成し、撮像装置からの画像データのデータフォーマット形式を変換する。データフォーマット形式が変換された画像データは、画像処理部12へ出力される。
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信号処理システム、信号処理モジュール、及びこれらの動作方法
【課題】信号処理モジュールの処理内容の変更の際の、CPUモジュールと信号処理モジュール間の手続きを簡素化した信号処理システムを提供する。
【解決手段】信号処理システムは、信号処理の対象となる対象データに対して、処理内容を識別する処理内容識別情報を付加情報として付加して送信する制御手段と、送信されたデータに付加された処理内容識別情報を判別し、判別した処理内容識別情報に対応する信号処理回路の構成情報に基づいて信号処理回路を再構成し、再構成された信号処理回路によって送信データに含まれる対象データの処理を行う信号処理手段と、を備えることにより、上記課題の解決を図る。
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コンパクトな演算処理要素を用いたプロセッシング
プログラマブル及び/又は大規模並列プロセッサーあるいはその他のデバイスのような、プロセッサーまたはその他のデバイスであって、低精度ハイ・ダイナミック・レンジ(LPHDR演算)の数値に対して演算処理(例えば、必須ではないが、加算、乗算、減算、そして除算の内の1つまたはそれ以上を含む処理)を実行するために設計された処理要素を備える。 かかるプロセッサーやその他のデバイスは、例えば、単一のチップ上で実現することができる。 単一のチップ上で実現できるかどうかにかかわらず、本発明のある実施例におけるプロセッサーあるいはその他のデバイスの中にあるLPHDR演算要素の数は、もし
演算要素が存在するならば、演算要素の数をはるかに超える(例えば、少なくとも20+3倍の数だけ超える)ものである。ここでいう演算要素は、プロセッサーやその他のデバイスの中に在って、従来の精度(32ビットあるいは64ビットの浮動小数点演算のような精度)で、ハイ・ダイナミック・レンジの演算を行うように設計された演算要素をいう。
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データをシャッフルするための方法及び装置
【課題】効果的にデータをシャッフルするための方法及び装置を提供すること。
【解決手段】一実施例の方法は、L個のデータ要素を有する第1オペランドとL個の制御要素を有する第2オペランドとを受け取ることからなる。各制御要素に対して、当該制御要素により指定された第1オペランドデータ要素からのデータは、それのゼロクリアフィールドが設定されていない場合に関連付けされた結果のデータ要素位置にシャッフルされ、それのゼロクリアフィールドが設定されていない場合、関連付けされた結果のデータ要素位置にゼロが配置される。
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電子制御ユニット、回路再構築方法
【課題】複数のセンサ信号を調停して動的再構成回路を再構築する電子制御ユニット及び回路再構築方法を提供すること。
【解決手段】複数のセンサ1〜nから選択的に1以上のセンサ信号を読み出すインターフェイス13と、回路の再構築を指示する配線情報を記憶した配線情報記憶手段14と、記配線情報を読み出し内部構成を再構築し、センサ信号に処理を施す動的再構成回路16と、を有する電子制御ユニット100において、複数のセンサ信号を調停し、処理するセンサ信号を決定する調停手段12、を有し、動的再構成回路16は、調停手段12が決定したセンサ信号を処理する内部構成に再構築する、ことを特徴とする。
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情報処理装置、バスアドレス生成装置、動作合成装置、設計支援システム、動作記述、プログラム、及び方法
【課題】再構成デバイスの通信性能を、容易に向上させる。
【解決手段】情報処理装置は、バスラインに接続され、メモリをバッファとして用いて再構成デバイスへデータを送信する演算処理装置と、前記バスラインに接続され、前記バッファとして、前記演算処理装置により送信された前記データを一時的に保持するとともに、該データを保持する領域内のアドレスを示す第1のポインタを記憶するメモリと、回路を構成するための回路情報と共に、前記第1ポインタの値と同じ値の第2のポインタを記憶し、該第2のポインタの値に基づいて前記メモリに保持された前記データを読み出し、前記回路情報を基に構成した回路によって該データを処理する再構成デバイスと、を有する。
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