所望の場合に、より大きな（例えば、より複雑および／またはより演算上正確な）ＤＳＰ演算を行うように、より簡単に連動することができるデジタル信号処理（「ＤＳＰ」）回路ブロックを提供する。これらのＤＳＰブロックはまた、あるブロックを使用できないにもかかわらず（例えば、回路欠陥のために）、複数のそのようなブロックをつなぎ合わせることを容易にする冗長回路を含んでもよい。シストリックレジスタが、シストリック型の有限インパルス応答（「ＦＩＲ」）デジタルフィルタを実装するよう、ブロックの使用を容易にするために、ＤＳＰブロックの中の種々のポイントに含まれてもよい。
（もっと読む）

【課題】 レジスタのビット幅に対して半端なデータサイズのデータが連続する際に、レジスタを有効に使用する。
【解決手段】 プロセッサは、入力されたデータに対する演算を実行する演算部と、データが格納される複数の第１レジスタと、入力データ抽出部とを有している。例えば、入力データ抽出部は、演算対象のデータを含む入力ビット列が格納された第１レジスタから入力ビット列を読み出す。そして、入力データ抽出部は、予め設定された第１位置情報に基づいて、読み出した入力ビット列から演算対象のデータを抽出し、抽出した演算対象のデータを演算部のビット幅に拡張する。 （もっと読む）

【課題】小型で高速かつ入力データ数の変更に対応でき、様々な積和演算系の処理にも対応可能な動的再構成可能な積和演算装置を得る。
【解決手段】乗算器１００〜１０３とデータ結合器２００〜２０３と加減算器５００，５０１，５０４，５０６とシフタ４００〜４０３，４０８，４０９，４１２，４１４とを、乗算器１００〜１０３側を入力としてツリー状に接続する。セレクタ３００〜３０３，３０８，３０９，３１２，３１３は、乗算器１００〜１０３とデータ結合器２００〜２０３の出力を動的に選択すると共に、シフタ４００〜４０３，４０８，４０９，４１２，４１３の出力を動的に選択する。 （もっと読む）

開示されているのは次のような方法およびシステムである。その中には、データストリーム（１２）を検索するための一つ以上のパターン認識プロセッサ（１４，９３）を含む装置を含むシステムがある。パターン認識プロセッサ（１４，９３）のクラスタは、様々な検索機能を実行するために使用されてよい、さまざまなパターンマッチングマトリクス（４０、４２、４４、４６、４８、５０）およびマスクモジュール（９４、９６、９８、１００）を含んでよい。さらに、バッファ（２５）は、情報検索に対する、パターンマッチングマトリクス（４０、４２、４４、４６、４８、５０）およびマスクモジュール（９４、９６、９８、１００）からの続いて起こる様々な結果を個別に記憶するために使用されてよい。
（もっと読む）

【課題】複数の演算器を含む演算部を備える演算処理装置において、乗算を効率的に実行したい。
【解決手段】演算処理装置は外部から供給される設定データに応じて機能の変更が可能な演算部１０を備える。演算部１０は、は、乗算を除く複数種類の算術論理演算を選択的に実行可能な第１演算器１１〜４６と、乗算を単体で実行可能な第２演算器６１、７１とを備える。第１演算器１１〜４６は、ｘ（ｘは２以上の整数）行×ｙ（ｙは２以上の整数）列の第１演算器アレイを構成してもよい。第２演算器６１、７１は、ｍ（ｍはｘ以下の自然数）行×ｎ（ｎは自然数）列の、第２演算器列または第２演算器アレイを構成してもよい。 （もっと読む）

エンディアン性を管理するためのシステム、方法、および装置が開示される。
一実施形態において、装置が、ビッグエンディアン動作モードまたはリトルエンディアン動作モードのうちの１つで選択的に動作するように構成される。その装置は、その装置の現在のエンディアンモードがレジスタ内の少なくとも２つの異なるビット位置で指示されるレジスタを含んでよい。その少なくとも２つのビット位置は、もしその装置およびシステムが同じエンディアンモードで動作するならば、そのシステムによってそのビット位置のうちの１つでデータが読まれるように選択され、もしその装置とシステムが互いに異なるエンディアンモードで動作するならば、選択されたビット位置の他方のデータビットがそのシステムによって読み出される。幾つかの実施形態において、その装置のエンディアンモードは、ハードウェア入力またはソフトウェア入力によって制御される。
（もっと読む）

【課題】アクセスされるべきアドレスが演算結果に依存する演算データのアドレス生成にも対応可能でありながら、演算部の処理パフォーマンスを高めたい。
【解決手段】制御部２０は、機能の変更が可能な演算部１０に、設定データを供給する。記憶部３０は、演算部１０で処理される演算データを保持する。記憶部３０内の第１記憶領域は、制御部２０からアドレスが供給される。記憶部３０内の第２記憶領域は、演算部１０からアドレスが供給される。 （もっと読む）

【課題】大きな記憶域を使用することなく、漸進的に決定性有限状態オートマトンの状態数を減少させることが可能な情報処理装置、方法及びプログラムを提供する。
【解決手段】決定性有限オートマトンを構成する各状態を、出て行く遷移に付随する入力記号と終了性とが同じ状態毎に分類し、探索部が、各状態の遷移先状態の集合との積集合のサイズが１以下となるまで、この積集合に含まれる状態の遷移先状態の集合を新たな状態の集合とみなして前記積集合を算出し、前記探索部が辿った遷移方向とは逆向きに辿りながら互いに区別不可能な複数の状態を一の状態に併合する。 （もっと読む）

モジュラフォレストオートマトン（ＭＦＡ）は、半順序正規ツリーパターンについての統一された記載を提供する。ＭＦＡはまた、これらのパターンの決定化、サブタイプ化、交わり、および相補のための簡素な方法を提供する。ＭＦＡは、高性能のパターン分析およびマッチングをサポートする。モジュラフォレストオートマトンと併せて、モジュラフォレストトランスデューサにより、コンパイラが、セマンティックアクションを任意の状態遷移におくことが可能にされ、一方でラベル付き有向グラフの効率的な変換がサポートされる。
（もっと読む）

【課題】開発期間が長期化するＡＳＩＣｓの変更設計を容易にするアーキテクチャテンプレートを提供する。
【解決手段】提案するテンプレートから得られるアーキテクチャは一般的なチップシステム（ＳｏＣ）に集積され、ボディが平行のファンクショナルユニットアレイにおいて実行されるオペレーションのエクスプレッションであるネステッドプログラムループを実行するリコンフィギュラブルコプロセッサにより構成されている。 （もっと読む）