【課題】 複数のコアを含むプロセッサを有するコンピュータ・システムを制御する方法を提供すること。
【解決手段】 複数のコアを含む少なくとも１つのプロセッサを有するコンピュータ・システムの制御が、動作条件に基づいて、所定の期間に動作する複数のコアの最大数を設定するコア最大値を確立することと、所定の期間に動作する少なくとも１つのプロセッサの複数のコアの数と関連したコア実行値を求めることと、所定の期間においてコア実行値がコア最大値を上回る場合には、複数のコアの少なくとも１つを停止させることと、を含む。 （もっと読む）

【課題】ＳＩＭＤ命令を実行するプロセッサにおいて浮動小数点例外を効率的に処理する。
【解決手段】ＳＩＭＤ命令を実行するプロセッサにおいて浮動小数点例外を処理する方法であって、前記ＳＩＭＤ演算の第１Ｐａｃｋｅｄ部分結果を生成するため、第１ＳＩＭＤマイクロ演算を開始するステップと、前記ＳＩＭＤ演算の第２Ｐａｃｋｅｄ部分結果を生成するため、第２ＳＩＭＤマイクロ演算を開始するステップと、前記第１及び第２Ｐａｃｋｅｄ部分結果を合成し、前記合成された第１及び第２Ｐａｃｋｅｄ部分結果の第１要素を非正規化して非正規化要素を有する第３Ｐａｃｋｅｄ結果を生成するため、ＳＩＭＤ非正規化マイクロ演算を開始するステップと、前記ＳＩＭＤ演算の第３Ｐａｃｋｅｄ結果を格納するステップと、前記第３Ｐａｃｋｅｄ結果の非正規化要素を特定するフラグを前記第１Ｐａｃｋｅｄ部分結果に設定するステップとを有する方法。 （もっと読む）

【課題】規模の増大をクロスバースイッチで対応するためバンド幅ネックになるという課題がある。
【解決手段】本発明に係るメモリ・論理共役システムは、メモリ回路を有する基本セル１０をクラスタ状に配置した複数のクラスタメモリ２０をそれぞれ含む複数のクラスタメモリチップと、複数のクラスタメモリを制御するためのコントローラチップと、を３次元的に積層したシステムであって、複数のクラスタメモリチップ及びコントローラチップの積層方向に沿って位置する複数のクラスタメモリ２０が、貫通ビアを含んで構成されるマルチバス１１を介してコントローラチップに電気的に接続されており、コントローラチップからマルチバス１１を通して任意の基本セル１０に直接アクセスして真理値データを書き込むことにより、任意の基本セル１０を論理回路に切り替えることを特徴とする。 （もっと読む）

【課題】パイプライン型に接続した複数のリコンフィギュラブル回路が、データを演算していない時間がより少なくなるように実行回路を構築できること。
【解決手段】コントローラ１０と、後段に複数段直列に接続された演算ユニット１２とを備えた半導体装置であって、コントローラ１０は、データと再構成情報とを初段の演算ユニット１２に入力し、演算ユニット１２は、再構成情報により特定される回路情報による実行回路で構築され入力されたデータを演算する演算器１２０と、再構成情報を次の演算に必要な回路情報を特定するように更新する回路情報識別子更新部１２３と、演算器１２０による演算を繰り返すかを判断し、回数分の演算を完了したと判断した場合、データと再構成情報とを次段の演算ユニット１２に入力し、完了していないと判断した場合、データと再構成情報とを再度自身に入力するように制御する繰り返し制御部１２６と、を備えた。 （もっと読む）

【課題】 コンフィギュレーションに際して容易に上位機器と接続でき、一旦基盤に実装した後も再利用が可能なプログラマブル論理回路を提供すること。
【解決手段】 ＦＰＧＡ１に上位機器１０，基盤３０とＵＳＢ接続するＵＳＢＩ／Ｆ１ａを設ける。ＵＳＢＩ／Ｆ１ａにより上位機器１０と接続されたとき、上位機器１０にコンフィギュレーションデータを作成するためのソフトウェアを起動せしめる。このソフトウェアにより作成されたコンフィギュレーションデータが、ＵＳＢＩ／Ｆ１ａを介して受信されたことに応じて、当該コンフィギュレーションデータに基づく論理回路を論理回路部２のユーザ領域６に設計する。その後、ＵＳＢＩ／Ｆ１ａにより基盤３０と接続されたとき、ユーザ領域６に設計した論理回路に基づいて入力信号を処理する。 （もっと読む）

【課題】回路構成情報を効率的に保持、転送する再構成可能電子回路装置を提供する。
【解決手段】複数のＰＥ１０と、複数のＰＥ１０のそれぞれに電子回路を実現させるための回路構成情報を複数記憶するＤＲＡＭ５０、複数のＰＥ１０のいずれかにロードされた回路構成情報をキャッシュする二次キャッシュ６０、複数のＰＥ１０のそれぞれにロードすべき回路構成情報を選択し、選択された回路構成情報が二次キャッシュ６０に記憶されていなければＤＲＡＭ５０から二次キャッシュ６０に読み出し、選択された回路構成情報を二次キャッシュ６０からＰＥ１０にロードするキャッシュ制御部７０、を備える。 （もっと読む）

【課題】コンテキストの切り換え内容に応じた最適なクラスタ間のデータ送信を実現する。
【解決手段】リコンフィグ回路１００は、再構成可能なＰＥ（プロセッシングエレメント）の集合からなるクラスタ１１０を複数備え、ＰＥの処理内容とＰＥ間の接続内容が記述されたコンテキストに応じて、クラスタ１１０の構成を動的に切り換え可能である。そして、各クラスタ１１０は、コンテキストの切り換え指示を受け付けると、当該切り換え指示をあらわす報知信号であるインヒビット信号を生成するインヒビット信号生成回路３４０と、クラスタ１１０から他のクラスタ１１０へ送信する出力データに生成された報知信号を付加するインヒビット信号付加回路３５０と、他のクラスタ１１０によって生成された報知信号が付加された出力データが送信されてきた場合に、この出力データのクリア処理をおこなう入力データクリア回路３６０とを備えている。 （もっと読む）

【課題】累積加算又は積和演算等を行う場合にビット精度を向上させ、無駄なリソースの発生を防止することができる半導体集積回路を提供することを課題とする。
【解決手段】第１のビット幅のデータを入力し演算を行う複数の再構成可能な第１の論理ブロック（１１１）と、前記複数の第１の論理ブロック間を動的再構成可能に接続する第１のネットワーク（１１２）と、前記第１のビット幅とは異なる第２のビット幅のデータを入力し演算を行う複数の第２の論理ブロック（１２１）と、前記複数の第２の論理ブロックの出力に接続される第２のネットワーク（１２２）と、前記第１の論理ブロックに含まれる演算器のキャリビット出力を、前記第２の論理ブロックに含まれる演算器の入力に動的再構成可能に接続する第３のネットワーク（１２０）とを有することを特徴とする半導体集積回路が提供される。 （もっと読む）

【課題】 処理能力を維持したまま回路面積の削減化が図られた処理回路を提供する。
【解決手段】 １２８ビット幅のパラレル信号（平文）を入力し、分周器１０からの低速のクロックＣＬＫ＿Ｇに同期して１２８ビット幅全幅についてパラレルに処理を実行するレジスタ１１，シフトロウズ演算器１３，ミックスコラムズ演算器１４，アドラウンドキー演算器１５，レジスタ１６と、１２８ビット幅をＮに分割したときの１２８／Ｎビット幅単位で、クロックＣＬＫ＿Ｇよりも高速のクロックＣＬＫ＿Ｌに同期して処理を実行する共有型Ｓ―Ｂｏｘを具備し、１２８ビット幅のパラレル信号を１２８／Ｎビット幅ずつに分けて上記共有型Ｓ―Ｂｏｘに処理を複数回繰り返させるサブバイト演算器１２とを備えた。 （もっと読む）

【課題】行列の積和演算の技術に関し、回路の利用効率および演算性能を向上させることが可能な積和演算回路を提供することにある。
【解決手段】乗算器１０２〜１０７は、行列Ａの行を分割した部分行ベクトルと行列Ｂの列を分割した部分列ベクトルとの乗算を並列に実行し、加算器１０８〜１１２は乗算結果を加算し、部分積和演算結果を出力する。１２個の部分積和演算結果は、レイテンシ＝１２の加算器１１６に順次溜め込まれた後、その出力側から入力側にフィードバックされながら、次のタイミングにおける新たな１２個の部分積和演算結果に順次加算される。上記レイテンシに対応する１２進カウンタ１１３と上記分割の数に対応する２２進カウンタ１１４のカウント動作に従って、加算器１１６にて累算された積和演算結果が、１２×２２＝２６４クロック毎に１２個ずつ出力される。 （もっと読む）