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国際特許分類[G06F7/00]の内容

物理学 (1,541,580) | 計算;計数 (381,677) | 電気的デジタルデータ処理 (228,215) | 取扱うデータの順序または内容を操作してデータを処理するための方法または装置 (915)

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【課題】 バタフライ演算を効率的に行う
【解決手段】 実数部Q(Re)=(X(Re)−Y(Re))・Z(Re)−(X(Im)−Y(Im))・Z(Im)、虚数部Q(Im)=(X(Re)−Y(Re))・Z(Im)+(X(Im)−Y(Im))・Z(Re)なるバタフライ演算を行う。X(Re)をビットa列、X(Im)をビットb列、Y(Re)をビットc列、Y(Im)をビットd列、Z(Re)をビットe列、Z(Im)をビットf列で与え、図示の式に基づく演算を行う。「(K・M)+(L・Mbar)」なる形式からなるγ1〜γ6の積和演算を、ビットMの論理値に基づいて、ビットKもしくはLのいずれかを選択して出力するセレクタを用いて実行する。虚数部Q(Im)についても同様の式を用い、セレクタを用いた演算を行う。 (もっと読む)


【課題】低遅延で3次元の回転変換処理を実行できるデータ処理装置及びデータ処理方法を提供する。
【解決手段】各々が2入力1出力のリフティング構成を4段だけ用いて、入力信号に対し3次元の回転変換を施すようにして、リフティング構成の段数を低減し、3次元の回転変換処理における遅延を低減できるようにする。 (もっと読む)


【課題】演算処理装置に最適な演算処理をさせることが可能な動的再構成デバイスを提供することを目的とする。
【解決手段】本発明に係る動的再構成デバイスは、演算処理装置10を動的に再構成する動的再構成デバイスであって、演算処理装置10の構成要素である複数の演算処理ブロック11各々に設けられ、対応する演算処理ブロック11に所定の信号を選択的に入出力可能なクロスバースイッチ1を備える。そして、クロスバースイッチ1により、複数の演算処理ブロック11の処理手順を動的に変更可能である。 (もっと読む)


【課題】圧縮された設定情報から遅延を生じることなく設定情報を復号し、実行回路を構築して演算を行えるようにする。
【解決手段】 第1設定ビットよりもビット長が短い第1符号情報を記憶しており、各符号情報に対応する各設定ビットを表す辞書情報を受信し、前記第1符号情報に対応する設定ビットを前記辞書情報から読み出すことにより前記第1設定ビットを求め、該第1設定ビットに従い設定を変更することにより複数の演算のいずれかを行って演算結果を得る第1の演算ユニットと、第2設定ビットよりもビット長が短い第2符号情報を記憶しており、前記辞書情報を前記第1の演算ユニットから受信し、前記第2符号情報に対応する設定ビットを前記辞書情報から読み出すことにより前記第2設定ビットを求め、該第2設定ビットに従い設定を変更することにより前記演算結果に対して前記複数の演算のいずれかを行う第2の演算ユニットとを具備する。 (もっと読む)


【課題】グリッジの発生による消費電力の増大を抑制することができるデジタル回路を提供する。
【解決手段】組み合わせ回路3は各4ビットの入力Aと入力Bとの乗算を行い、8ビットの演算結果を出力する。8ビットの出力はパイプレラインレジスタ4により保持される。判定回路5は、入力Aと入力Bのそれぞれ上位2ビットがいずれも“0”であるか否かを判定する。いずれも“0”であったときは、この入力Aと入力Bのそれぞれ上位2ビットの値にのみ依存する組み合わせ回路3の出力値の上位4ビットを保持するパイプレラインレジスタ4のパイプライン上位部7のクロック信号を停止して、このパイプライン上位部7の動作を停止する。 (もっと読む)


【課題】 特殊数判定回路のチェックに要するハードウエア量を削減する。
【解決手段】 複数の浮動小数点演算器30を備えた浮動小数点演算装置1であって、浮動小数点演算器30aが、入力信号であるオペランドが特殊数であるか否かを判定し、この判定結果を示す特殊数ステータスを出力する特殊数判定回路40と、この特殊数判定回路40から出力された特殊数ステータスと、他の浮動小数点演算器30bから送られてきた特殊数ステータスとを比較して、不一致のときにエラー信号を出力する特殊数ステータス比較回路33とを有した。 (もっと読む)


【課題】接続制限のある演算処理回路において多倍長演算を効率的に行う。
【解決手段】リコンフィギュラブル回路12は、段方向と列方向にマトリクス状に配置された複数のALU(a11、a12、…、a16、a21、…、a26、a31、…、a36)を備える。ALUによる演算の出力は、同列に配置された次段のALUと、その左右の列に配置されたALUに制限されるように構成されている。一部のALUはキャリー出力を備えている(例えば、a25、a26)。これらのALUからのキャリー出力は、該ALUから2列以上離れた列に位置する他のALUに接続するよう構成される。 (もっと読む)


【課題】単精度演算及び倍長演算の両方が可能な演算処理回路を提供する。
【解決手段】段方向と列方向にマトリックス状に配列された複数の論理回路(L11、…、L44)からなり、論理回路からの出力が次段の論理回路に入力されるよう構成された処理回路であって、論理回路が、入力されたデータに対して演算を行う演算回路(ALU)と、演算回路から出力されたデータ、又は前段の論理回路から出力されたデータのいずれかを選択して次段の論理回路に出力する選択部(MUX)を備えることを特徴とする。 (もっと読む)


【課題】並行処理アーキテクチャを使用して単一ビット値のシーケンスに対してスキャン演算を実施するためのシステム、方法及びコンピュータ製品を提供すること。
【解決手段】動作において、スキャン演算命令が受信される。さらに、スキャン演算命令に応答して、スキャン演算が、複数の処理要素を備えた並列プロセッサアーキテクチャを使用して、単一ビット値のシーケンスに対して実施される。 (もっと読む)


【課題】本発明は、効率的且つ柔軟にイミディエート値をプロセッサエレメントに供給することが可能なリコンフィギュラブル回路を提供することを目的とする。
【解決手段】リコンフィギュラブル回路は、複数のプロセッサエレメントと、複数のプロセッサエレメントの演算データ入力ポートと出力ポートとに結合されるデータネットワークと、第1のプロセッサエレメントのコンフィギュレーションデータ入力ポートにコンフィギュレーション経路を介して結合されるコンフィギュレーションメモリと、前記データネットワークとは独立なネットワークであり、第2のプロセッサエレメントのコンフィギュレーションデータ入力ポートに結合されるイミディエート値ネットワークとを含み、第3のプロセッサエレメントの内部レジスタが、内部レジスタの格納データをイミディエート値ネットワークに出力可能なように、イミディエート値ネットワークに結合される。 (もっと読む)


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