【課題】パケットのセットのハードウェアループに関する情報をコード化するための方法と装置を提供する。
【解決手段】パケットの各々は複数命令を含む。ハードウェアループに関する情報はパケットのセットの少なくとも１つの命令の１つ以上のビットにコード化される。前記情報は、パケットがループのエンドパケットあるか否かを示す。２つのハードウェアループに関する情報がコード化される。すなわち第１のループに関する情報は各パケットの第１の予め定められた位置における命令内にコード化され、第２のループに関する情報は各パケットの第２の予め定められた位置における命令内にコード化される。エンド命令情報は、コード化されたループ情報のために予約された同じビット位置にコード化されたループ情報を有しない命令内にコード化される。このエンド命令情報は命令がパケットの最後の命令であるかどうか、およびパケットの長さを示す。 （もっと読む）

【課題】プログラム変更時の再検査をさらに低減できる情報処理装置を提供すること。
【解決手段】変更前のプログラムと変更後のプログラムを記憶するプログラム記憶手段１０３と、変更前後のプログラムの変更部を抽出する変更部抽出手段１４１と、変更部の命令の先頭からの仮想アドレスを決定すると共に、変更前のプログラムのアドレスを固定したまま、変更前のプログラム及び前記変更部を記憶手段に配置した際の該変更部の物理アドレスを決定し、物理アドレスと仮想アドレスとを対応づけた中間テーブルを作成するアドレス決定手段１４２と、変更後のプログラムの各命令と、変更後のプログラムの各命令を先頭からアドレス毎に比較し、異なる命令が記述されている場合は、中間テーブルの物理アドレスと仮想アドレスとを取り出して登録したアドレス変換テーブルを作成するアドレス変換テーブル作成手段１４３と、を有する情報処理装置１００を提供する。 （もっと読む）

【課題】命令のフェッチに際して、命令を格納したメモリへの無駄なアクセスを回避すると共に、ＣＰＵの性能低下を防ぐ。
【解決手段】フェッチ部１５０は、第１のパルス信号ＣＬＫ１が第２のエッジになったときに、演算部１２０が次に実行する命令の全ての内容をメモリ１９０からフェッチするために必要なフェッチ回数Ｎを算出すると共に、Ｎ回のフェッチを実行する。演算部１２０は、第１のパルス信号ＣＬＫ１の上記第２のエッジの次の第２のエッジまでに命令を実行すると共に、前記次の第２のエッジのときに、次の命令の先頭アドレスをＰＣ１４０とフェッチ部１５０に出力する。フェッチ部１５０は、上記Ｎ回のフェッチのうちの１回目のときに、フェッチアドレスとして演算部１２０が出力した先頭アドレスを用い、Ｋ回目（Ｋ：２以上の整数）のときに、Ｋと、ＰＣ１４０の値と、データバス幅とからフェッチアドレスを算出する。 （もっと読む）

【課題】可変長の命令セット実行モードを有するプロセッサにおいて、電力の節約が可能な分岐履歴テーブルの構成を提供する。
【解決手段】少なくとも第１の最小の命令長を有する第１の命令セット実行モード、及び、より小さな、第２の最小の命令長を有する第２の命令セット実行モードで命令を実行するプロセッサにおいて、分岐履歴テーブル（ＢＨＴ）４６のあらゆるカウンタにアクセスし、現在の命令セット実行モードに基づいて多重化されたインデックスアドレスビットの数を削減する、行インデックスアドレス及びカウンタインデックスアドレスが形成される。一実施形態において、ＢＨＴの行内のカウンタは、当該ＢＨＴの半分が一つの命令セット実行モードにおける各アクセスについて電源を落とすことができるような方法でインデックスを付けられ、配置される。 （もっと読む）

【課題】関数ポインタを使用して間接的な関数呼び出しを行えるようにするＳＩＭＴアーキテクチャーを提供する。
【解決手段】間接的な分岐命令は、単一命令複数スレッド（ＳＩＭＴ）プロセッサアーキテクチャーに対する間接的な関数呼び出し能力を与えるためにアドレスレジスタを引数としてみなす。間接的な分岐命令は、間接的な関数呼び出し、バーチャルな関数呼び出し、及びスイッチステートメントを実施して、テスト及び分岐の逐次チェーンの使用に比して処理性能を改善するのに使用される。 （もっと読む）

【課題】複数の分岐条件を含む分岐構造の処理に要する命令数およびサイクル数を低減可能な演算装置およびプログラムを提供する。
【解決手段】実施形態の演算装置は、演算部と第１記憶部と読み出し部と出力部とを備える。演算部は、少なくとも２以上の分岐条件の各々について、当該分岐条件の判定を行い、当該分岐条件が成立した場合に行われる演算を実行する。第１記憶部は、判定の判定結果と、演算が有効であるか否かを示す演算情報とを対応付けて記憶する。読み出し部は、演算部の判定により得られた判定結果に対応する演算情報を第１記憶部から読み出す。出力部は、読み出し処理で読み出された演算情報によって有効であることが示された演算の結果を示す演算結果を出力する。 （もっと読む）

【課題】 パイプライン処理の停止を低減するとともに、ループ処理が実施されている期間のアクセス効率を向上する。
【解決手段】 情報処理装置は、命令を取得するフェッチ部と、命令を解読するデコード部と、フェッチ部から出力される命令を順次記憶する書き込み動作と、ループ処理の範囲に対応する命令を繰り返し出力する読み出し動作とを切り替えて実施する命令バッファ部と、書き込み動作が実施されているとき、フェッチ部から出力される命令をデコード部に出力し、読み出し動作が実施されているとき、命令バッファ部から出力される命令をデコード部に出力する選択部とを有している。 （もっと読む）

【課題】処理速度の高速化を図った中央演算処理装置及びマイクロコンピュータを提供する。
【解決手段】当該ＣＰＵ３の制御回路３１によって直接読み取ることができる内部メモリにプログラムデータを格納したプログラムデータエリア３８を設けている。プログラムデータは、命令情報及びこの命令情報を実行するために必要なオペランド（補足情報）を含んだ複数の命令から構成されている。このプログラムデータエリア３８は、アドレスが割り振られた２４ビットのデータ領域が複数設けられ、１つのデータ領域に１つの命令が格納され、１つのデータ領域の先頭に命令情報が格納されている。 （もっと読む）

【課題】プロセッサにおける可変長命令をプリデコーディングする方法を提供する。
【解決手段】可変命令長プロセッサにおけるプリデコーダは、命令と共に命令キャッシュに格納されたプリデコードビットで命令の属性を表示する。１の長さ命令と関連付けられたプリデコードビットＰＤ０、ＰＤ１の全符号化が定義されるとき、その長さの命令の属性は、異なる長さの命令をエミュレートするために命令を変更し、異なる長さの命令と関連付けられたプリデコードビットの属性を符号化することによって表示される。そのように表示される属性の１つの例は未定義命令である。 （もっと読む）

【課題】命令実行回路の消費電力を低減させる。
【解決手段】複数の命令により構成されるプログラムの一部分を記憶する第１記憶素子、及び前記プログラムの他の部分を記憶し前記第１記憶素子よりも消費電力が少ない第２記憶素子を有する記憶回路と、命令のアドレスを前記記憶回路に対して出力し前記アドレスに記憶されている命令を取得して実行するプロセッサと、前記アドレスに記憶されている命令を出力させるためのイネーブル信号を、前記命令を記憶している前記第１記憶素子及び前記第２記憶素子のうちのいずれか一つに対して出力するアドレスデコーダと、を備え、前記プログラムの前記他の部分は前記プロセッサに特定の命令を繰り返し実行させるループ処理が記述された部分であり、前記プログラムの前記一部分は前記ループ処理以外の処理が記述された部分であることを特徴とする命令実行回路。 （もっと読む）