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国際特許分類[G11C14/00]の内容

物理学 (1,541,580) | 情報記憶 (112,808) | 静的記憶 (17,688) | 電源遮断時にバックアップするための,揮発性メモリセルと不揮発性メモリセルの配置によって特徴づけられたデジタル記憶装置 (45)

国際特許分類[G11C14/00]に分類される特許

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【課題】本発明は、電子及びホールをトラップ可能な不導体を用いた不揮発性DRAMの制御を容易に行う駆動回路及び駆動方法を提供すること。
【解決手段】 不揮発性DRAMにおいて、
基板とゲートの間に電荷をトラップ可能な不導体を用いたセルトランジスタを備えた単位セルがアレイされるコアと、
外部電源を入力されて、複数の内部電圧を発生する内部電圧発生手段と、
前記不揮発性DRAMを動作モード別に制御するために、モード制御信号を発生するモード制御手段と、
前記モードに応じて、前記不揮発性DRAMのコアに印加する複数の電圧を前記内部電圧発生手段から供給されて切換えて出力する電圧レベル選択手段と、
該電圧レベル選択手段から出力される電圧を前記不揮発性DRAMのコアに供給するローデコーディング手段とを備え、
前記動作モードに応じてセルプレートに異なる電圧を印加することを特徴とする不揮発性DRAMの駆動回路。 (もっと読む)


【課題】トランジスタと容量によって情報を記憶し、リフレッシュを必要としないRFIDタグを提供する。
【解決手段】第1のトランジスタ、第2のトランジスタ、第3のトランジスタ、容量およびバッファを有するRFIDタグであり、第2のトランジスタのソースおよびドレインの一方は入力端子に電気的に接続され、ソースおよびドレインの他方は、第1のトランジスタのソースおよびドレインの一方かつ第3のトランジスタのソースおよびドレインの一方に電気的に接続され、第1のトランジスタのソースおよびドレインの他方は容量の一方の電極かつバッファの入力に電気的に接続され、容量の他方の電極は基準電圧端子に電気的に接続され、バッファの出力は出力端子および第3のトランジスタのソースおよびドレインの他方に電気的に接続される。 (もっと読む)


【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つMISFET108と、MISFETのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子113で構成されている。MISFET108が揮発性メモリ素子、抵抗変化素子113が不揮発性メモリ素子として機能し、電源OFF前にはMISFET108に記憶されている情報を抵抗変化素子113に複製し、電源ON時には抵抗変化素子に記憶されている情報をMISFET108に転送して、MISFET108をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。 (もっと読む)


【課題】DRAMメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を2つの電極で挟んだ構造をそれぞれ有する複数の第1メモリセルMCがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第1メモリセルMCに対するフォーミングが実行され、不揮発性の第2メモリセルMCaに変更される。これにより、DRAMメモリセルアレイと不揮発性のRRAMメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 (もっと読む)


【課題】半導体装置の小型化及び低コスト化
【解決手段】可変抵抗42と電極44を含むデータ記憶素子40と、可変抵抗42の抵抗値によりデータを記憶する第1モードと、電極44に蓄えられた電荷量によりデータを記憶する第2モードと、を選択する制御部30と、を具備する半導体装置100。データ記憶素子40を第1モードと第2モードとで使い分けることにより、複数の記憶モードを1つのデータ記憶素子で実現することができるため、半導体装置を小型化及び低コスト化することができる。 (もっと読む)


【課題】電力停止の場合にDRAMセルの状態を記憶し、電力投入又は電力回復の場合にゲートからDRAMセル上にこの状態を回復するフローティングゲートを有するDRAMセルを提供する。
【解決手段】表面を備えた第1の導電型の半導体基板を有するコンデンサを用いない不揮発性の1T-DRAM。基板の表面上には、第2導電型の第1領域が存在する。基板の表面上には、第1領域から離間して、第2導電型の第2領域が存在する。基板の第1領域と第2領域との間には、第1導電型の本体領域が存在する。本体領域は、この表面と、1又はそれ以上の絶縁領域と、第1及び第2の領域とによって、境界が形成される。DRAMは、更に、この表面から絶縁されて第1領域と第2領域との間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。 (もっと読む)


【課題】 電源立ち上げ時において、揮発性メモリの通常動作で必要とされる設定情報の設定を、簡単な構成で、処理時間及びCPU負荷を低減できる半導体記憶装置を提供する。
【解決手段】 揮発性の第1データ記憶領域21に対する通常動作の実行に必要な設定情報を記憶する揮発性のモードレジスタを備える揮発性半導体記憶装置20と、不揮発性の第2データ記憶領域12と設定情報を有する不揮発性の設定情報記憶領域を備える不揮発性半導体記憶装置10を備え、不揮発性半導体記憶装置10が、電源立ち上げ検知手段30と、電源立ち上げ後、通常動作前に、揮発性半導体記憶装置20に対し、設定情報を自動的に送出する設定情報送出手段13と、を備え、揮発性半導体記憶装置20が、電源立ち上げ後、通常動作の実行前に、不揮発性半導体記憶装置10から設定情報を受け付けてモードレジスタに記憶する設定情報記憶手段を備えて構成される。 (もっと読む)


【課題】メモリセルの面積を増大させたり、CMOSプロセスを追加させることなく、信頼性の高い不揮発性メモリを実現すること。
【解決手段】6個のMOSトランジスタP1、P2、N1、N2、T1、T2よりなるSRAMセルと、第1トランスファMOSトランジスタT1のゲートと電気的に接続される第1ワード線と、第2トランスファMOSトランジスタT2のゲートと電気的に接続される第2ワード線と、を備える。駆動回路は、第1PMOSトランジスタP1に係る書き込み動作の際、N型ウェル2、第1、第2PMOSトランジスタP1、P2のソースに絶対値が接合耐圧以下の正電圧を印加するとともに、第1ワード線W1に正電圧を印加し、第2ワード線W2の接地電圧を印加し、かつ、第1データ線D1に接地電圧を印加する。 (もっと読む)


【課題】DRAM装置と同等の動作速度を維持しかつ電源切断時にデータを記憶する。
【解決手段】第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、一端が第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子とを有し、リフレッシュ動作の一分を代替すると共に電源オフ時に情報を記憶する。 (もっと読む)


【課題】標準C−MOSプロセスの製造工程を変更せずに製造可能であり、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】負荷トランジスタT11,T21と記憶トランジスタT12,T22との直列回路一対を有して、それらをスタティックラッチ形態に接続してフリップフロップを構成し、このフリップフロップの入出力部P1,P2とビットラインBLT,BLBとの間にトランスファゲートT13,T23を接続し、さらにフリップフロップの2つの入出力部P1,P2にバッファ回路であるC−MOSインバータINV1,INV2を接続する。また、フリップフロップの2つの負荷トランジスタT11,T21のソースと電源ラインVCCとの間にリーク電流遮断素子T16,T26を設け、書き込み時にT16,T26を遮断する。 (もっと読む)


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