【課題】従来よりも高周波数動作が可能な連想メモリを提供する。
【解決手段】サーチ線ドライバＤＲは、サーチ制御回路４０から供給されたサーチ線イネーブル信号ＳＬＥが活性化したとき、ＣＡＭメモリアレイ１０の各ＣＡＭセルにサーチ線対ＳＬ，ＳＬ＿Ｎを介して検索データＳＤ，ＳＤ＿Ｎを転送する。サーチ線イネーブル信号ＳＬＥは、サーチ制御回路４０に接続された１本の制御信号線３６（３６Ａ，３６Ｂ，３６Ｃ）を介して各サーチ線ドライバＤＲに伝送される。制御信号線３６は、サーチ線イネーブル信号ＳＬＥが、マッチアンプＭＡから見て遠い側からサーチ線ドライバＤＲの配列順で各サーチ線ドライバＤＲと制御信号線との接続ノードを通過するように、各サーチ線ドライバＤＲと接続される。 （もっと読む）

【課題】誤検索を抑制可能な連想メモリを提供する。
【解決手段】連想メモリは、Ｒ個の距離／時間変換回路ＤＴ_１〜ＤＴ_Ｒを備える。Ｒ個の距離／時間変換回路ＤＴ_１〜ＤＴ_Ｒの各々は、ＮＡＮＤ回路４０と、Ｎビットステージ４１〜４ｋとを含む。Ｎビットステージ４１〜４ｋは、それぞれ、参照データと検索データとの間の距離が大きいほど、より長い遅延時間によってＮＡＮＤ回路４０からの信号を遅延して発振信号を発振し、参照データと検索データとの間の距離が小さいほど、より短い遅延時間によってＮＡＮＤ回路４０からの信号を遅延して発振信号を発振する。そして、距離／時間変換回路ＤＴ_１〜ＤＴ_Ｒから出力されたＲ個の発振信号のうち、最も早く変化する発振信号がＷｉｎｎｅｒ行の発振信号として検出される。 （もっと読む）

【課題】 効率的なデータ検索が可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、複数の単位構造を含む。単位構造は、メモリセルとそれぞれ接続されたセンスアンプ(SA)と、センスアンプと接続された第１線(LBUS)と、第１線と接続された第１ラッチ(XDL)と、第１線と接続された第２ラッチ(LDL)と、第１線と接続され、第１および第２ラッチ中のデータに対する論理演算を行なう演算回路(Y)と、を含む。複数の第１検知回路(31,32)は、各々が複数の単位構造の相違する一部を含んだ複数の単位構造群とそれぞれ接続され、対応する単位構造群において少なくとも１つの第１線の電位がＬレベルであることを検知する。第２検知回路(43)は、少なくとも１つの第１検知回路によって検知がなされたことを検知する。 （もっと読む）

【課題】マルチ−レベルの階層的連想メモリ（ＣＡＭ）回路内の電力消費を性能に悪影響を与えること無しに低減する。
【解決手段】ＣＡＭ回路は複数の低レベルマッチライン、複数の高レベルマッチラインおよびマッチライン回復回路を含む。低レベルマッチラインは前評価期間中は前評価状態に戻されるように構成される。高レベルマッチラインは評価期間中は１つまたはそれ以上の低レベルマッチラインのそれぞれのグループの評価状態を獲得するように、そして前評価期間中は前評価状態に戻される様に構成される。マッチライン回復回路は少なくとも１つの低レベルマッチラインが対応するイネーブル情報、例えば、マッチラインサーチ結果が使用されるべきかどうかを示す１つまたはそれ以上のビットに反応して前評価状態に戻されるのを防ぐように構成される。 （もっと読む）

【課題】未使用の記憶領域の発生を低減することができる内容参照メモリを提供する。
【解決手段】メモリアレイ２は、複数のバンク１〜Ｎを含み、検索対象のＩＰアドレスを格納する。メモリアレイ２は、可変数のバンクからなる複数のブロックを含む。同一のブロックのバンクにはプリフィックスが同一のＩＰアドレスが格納される。プリサーチ回路５は、ＩＰアドレスを検索データとして受けて、検索データと同一のＩＰアドレスがいずれのブロックに格納されているかをプリサーチする。検索判定部１４は、プリサーチによって特定されたブロックから読み出されたＩＰアドレスと検索データとを比較する。 （もっと読む）

【課題】連想メモリを更新する際の再構築に要する時間及び労力の増大を解消する。
【解決手段】システムは連想メモリ、第１テーブル、第２テーブル、コンパレータ、及びアップデータを含む。連想メモリはデータ及びデータ間の連想を含み、第１テーブルから構築する。第１テーブルは、第１及び第２フィールドを伴うレコードを含む。連想メモリは第１フィールドを取り込み、第２フィールドの取り込みを回避するように構成する。第２テーブルは、第１フィールドが連想メモリによって取り込み済みかどうか、又は連想メモリによって忘却処理済みかどうかを示す情報を保存する。コンパレータは、第１フィールドを連想メモリによって忘却処理すべきかどうか、又は取り込むべきかどうかを特定するため、第１テーブルと第２テーブルの比較を行う。アップデータは、第１フィールドの取り込み又は忘却処理のいずれか一つを実施することによって、連想メモリを更新する。 （もっと読む）

【課題】処理量が少ないデータ転送が可能なメモリシステムを提供する。
【解決手段】半導体記憶装置は、メモリ(14)と、制御部(12, 13)を含む。メモリは、データと、データを特定するための検索キーとデータが格納されている実アドレスと対応付けたエントリを複数含む検索情報と、を保持する。制御部は、第１コマンドを受け取ると、第１コマンドが検索キーを特定する場合はこの検索キーを含むエントリに対応するデータを出力し、第１コマンドが実アドレスを特定する場合はこの実アドレスを含むエントリに対応するデータを出力する。 （もっと読む）

【課題】外部に設けられた低速な記憶装置へのアクセス頻度が低減され、処理速度が速く、消費電力が低減された半導体記憶装置を提供する。または、外部に設けられた低速な記憶装置へのアクセス頻度が低減された処理速度が速く、消費電力が低減された半導体記憶装置の駆動方法を提供する。
【解決手段】あらかじめアドレスの第１のビット列のいずれかが割り当てられたラインをｋ（ｋは２以上の自然数）行備えるアレイがｊ（ｊは２以上の自然数）個設けられたセットをｉ（ｉは自然数）個備える記憶部と、比較回路と、選択回路と、制御回路を用いて半導体記憶装置を構成する。また、目的とするアドレスの第１のビット列があらかじめ割り当てられたｉ×ｊ行のラインを、制御回路と、選択回路のキャッシュヒット若しくはキャッシュミスの判定とを用いて１回以上ｊ回以下検索することにより、目的とするデータが格納されているラインを特定する。 （もっと読む）

【課題】回路面積を小さくする。
【解決手段】記憶された第１のデータと検索データである第２のデータを照合することにより、第１のデータの内容を判別する機能を有するメモリセルを具備し、メモリセルは、オン状態又はオフ状態になることにより第１のデータの書き込み及び保持を制御する第１のトランジスタと、ソース及びドレインの一方の電位が第２のデータであり、ゲートの電位が第１のデータとなる第２のトランジスタと、第２のトランジスタと逆の導電型であり、ソース及びドレインの一方が第２のトランジスタのソース及びドレインの他方に電気的に接続され、ゲートの電位が第１のデータとなる第３のトランジスタと、を備える。 （もっと読む）

【課題】ＣＡＭＲＡＭバンクを仮想接地により分割する方法を提供する。
【解決手段】ＣＡＭバンクが、ＣＡＭドライバ回路を対応数だけ用意することなく、サブバンクを有する入力内の放電回路を選択的に活性化することにより、２個又はそれ以上のサブバンクに機能的に分割される。少なくとも１個の選択的に活性化されるスイッチング回路がサブバンクの放電回路内の各放電コンパレータの仮想接地ノードと回路接地との間に挿入される。スイッチング回路が非導通状態のときは、仮想接地ノードは回路接地より充分に高い電圧レベルに維持されてＣＡＭアクセス時間内に接続された整合ラインの放電を防止する。スイッチング回路が導通状態のときは、仮想接地ノードは回路接地に低下し、接続された整合ラインはコンパレータの非整合動作により放電される。アドレスビットから復号化により形成された制御信号がスイッチング回路に分配され、ＣＡＭサブバンクが選択される。 （もっと読む）