国際特許分類［G11C19/00］の内容
国際特許分類［G11C19/00］の下位に属する分類
磁気素子を用いるもの (1)
共振回路中の非線型誘導素子を用いるもの
能動素子，例．放電管，半導体素子，と結合した磁気素子を用いるもの (1)
ステージの主素子としてキャパシタを用いるもの
放電管を用いるもの
半導体素子を用いるもの (202)
オプト―エレクトロニクス装置，すなわち電気的または光学的に結合された光放射および光―電気装置を用いるもの
超電導素子を用いるもの
３以上の異なる安定状態を有する記憶素子を用いるもの，例．電圧によるもの，電流によるもの，位相によるもの，周波数によるもの
二次元の，例．水平方向と垂直方向に情報が移動するシフト・レジスター
国際特許分類［G11C19/00］に分類される特許
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非同期シリアルパラレル変換方法および変換回路
【課題】従来方式の非同期シリアルパラレル変換回路のＶＨＤＬ記述では、内蔵クロックバッファが使用できない場合に、クロックスキューが大きくなり、複数の非同期シリアルパラレル変換回路を正常に駆動することができなかった。
【解決手段】シリアルクロック（sr_clk）を、バッファ１２、１３により分岐し、それぞれ独立したシリアルクロックsr_clk３およびsr_clk２をoddデータ用の第１シフトレジスタを構成するＦＦ１４〜ＦＦ１７およびevenデータ用の第２シフトレジスタを構成するＦＦ１８〜ＦＦ２１に入力する。これにより、同一のシフトレジスタ内では、同一のバッファから出力されるクロックを使用するように、意図的に個別のバッファを挿入するようＶＨＤＬで記述することにより、クロックスキューを小さくする。
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アナログ信号遅延回路
シフトレジスタ回路のクロック信号配線方法
【目的】 クロックツリーマネージメント方式を使用しないで、クロックスキューが多少はあっても、誤動作の発生しないシフトレジスタ回路のクロック信号配線方法。
【構成】 クロック信号を出力するバッファ７の出力端から、最初にシフトレジスタ回路の最終段であるＦＦ５のクロック入力端に至る配線路を形成し、次に前記ＦＦ５からＦＦ４へ、ＦＦ４からＦＦ３へというように、直列接続された後段のＦＦのクロック入力端からそれぞれ前段のＦＦのクロック入力端に至る配線路を順次形成する工程を繰返すことにより、最終段のＦＦ５のクロック入力端から先頭のＦＦ１のクロック入力端に至る配線路を形成する方法。
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