【課題】複数の貫通電極を選択的に利用可能な積層型の半導体装置において、回路動作を安定させる。
【解決手段】半導体記憶装置１０は、インターフェースチップＩＦと複数のコアチップＣＣを含む。コアチップＣＣは、インターフェースチップＩＦに積層される。インターフェースチップＩＦとコアチップＣＣは複数の貫通電極ＴＳＶにより接続される。コアチップＣＣに含まれる入力切り替え回路２４０、２３０は、電源投入時における設定処理の前に、コアチップＣＣに含まれる複数の入力信号線と複数の貫通電極ＴＳＶとの接続をいったん遮断し、コアチップＣＣの設定後に、複数の入力信号線と複数の貫通電極ＴＳＶの接続を示す救済情報にしたがって各入力信号線を複数の貫通電極ＴＳＶのいずれかと接続する。 （もっと読む）

【課題】データ用電流パスの占有面積を最小化し、かつ動作速度の低下も抑制する。
【解決手段】半導体装置１０は、互いに積層されたインタフェースチップＩＦ及び複数のコアチップと、インタフェースチップＩＦと複数のコアチップのそれぞれとを接続するデータ用電流パスとを備え、インタフェースチップＩＦは、複数のコアチップに対して同時にリードコマンドを供給するコマンドデコーダ３２を有し、複数のコアチップはそれぞれ、メモリセルアレイ５０と、当該コアチップに割り当てられた層アドレスＬＩＤを記憶する層アドレス発生回路４６と、リードコマンドに応じてメモリセルアレイ５０からリードデータを読み出し、層アドレス発生回路４６に記憶される層アドレスＬＩＤに応じたタイミングで、上記データ用電流パスを介してインタフェースチップＩＦに出力するデータコントロール回路５４とを有する。 （もっと読む）

【課題】不要にリフレッシュ周期が変更されることによる無駄な消費電流を削減する。
【解決手段】複数の半導体チップを備え、複数の半導体チップのうちの第１の半導体チップは第１の温度センサを有し、第１の半導体チップとは異なる第２の半導体チップはリフレッシュ動作を必要とする半導体チップであって、第１の半導体チップの第１の温度センサの出力結果に応じて第２の半導体チップのリフレッシュ周期が変更される。 （もっと読む）

【課題】被制御チップの出力回路から制御チップの入力回路へ伝送されるデータ信号の位相を、入力回路に供給される同期信号の位相に一致させる。
【解決手段】半導体装置は、第１の被制御チップ１１０とそれと積層する制御チップ１２０を備える。第１の被制御チップは、同期信号に応じてデータ信号を出力する第１の回路１１７と、そのデータ信号を遅延同期信号に同期してデータ端子へ出力する入出力回路１１８と、出力回路を模した回路であって、遅延同期信号に同期してレプリカ信号を第１のレプリカ端子へ出力するレプリカ回路１１９とを含む。制御チップは、同期信号を出力し、データ信号を受ける第１の制御回路１２６と、同期信号を遅延させて遅延同期信号として出力する遅延調整回路１３０と、レプリカ信号の位相と同期信号の位相とを比較する位相比較回路１２８と、位相比較回路の比較結果に基づいて遅延調整回路の遅延量を制御する遅延制御回路１２９とを含む。 （もっと読む）

【課題】半導体チップに構成されるメモリコアにおける電源系を容易に分離可能な配線構造を実現しスループットの向上が可能な半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体チップＣ１に複数のメモリコア（ＤＲＡＭコア）が構成される。各メモリコアは、第１電源によって動作しパラレルデータを双方向に伝送するデータバスを駆動する第１回路領域と、第１電源と分離された第２電源によって動作しデータバスを伝送されるパラレルデータと外部端子を介して入出力されるシリアルデータとを双方向に変換する第２回路領域と含む。第１貫通電極群２３は、第１回路領域に第１電源を供給する複数の貫通電極をＹ方向に並べて配置され、第２貫通電極群２１は、第２回路領域に第２電源を供給する複数の貫通電極をＹ方向と交差するＸ方向に並べて配置される、それぞれの貫通電極群を経由して第１及び第２電源の配線群が互いに分離した配置で形成される。 （もっと読む）

【課題】大容量化が容易であり、高収率且つ高信頼性を有する半導体メモリ装置が提供される。
【解決手段】本発明に従うメモリ装置は、記憶素子と前記記憶素子にデータを書き込むか、又は読み出す周辺回路を含む第１半導体チップ、及び外部と前記第１半導体チップとの間で交換されるデータ又は信号の入出力機能を遂行する第２半導体チップを含み、本発明のその他の特徴に従うメモリ装置は、外部とデータ又は信号を交換するための入出力回路チップ、及び各々前記入出力回路チップから提供される信号に応答して前記データを格納するか、或いは内部に格納されたデータを読み出して前記入出力回路チップへ出力する、垂直方向に積層される複数のコアチップを含む。 （もっと読む）

【課題】信号伝送のより高速化を図る。
【解決手段】入力信号Ｖｉｎと基準信号Ｖｒｅｆとを入力する第１の差動対（Ｑ３、Ｑ４が相当）と、第１の差動対のそれぞれ負荷となる第１及び第２のトランジスタＱ２、Ｑ１と、を含む第１の入力回路を備え、第１の入力回路の出力側となる第１のトランジスタＱ２は、第２のトランジスタＱ１に比べてゲート幅を長くする。 （もっと読む）

【課題】消費電力の低減と干渉の抑制を実現できる半導体装置を提供する。
【解決手段】半導体装置は、直列に多段接続された第１及び第２のチップと制御チップとを備える。第１及び第２のチップのそれぞれの転送制御部は、識別信号が制御チップから供給されると当該識別信号後段のチップへ伝送し、制御チップが供給するクロック信号のｎ番目のパルスに基づいて、識別信号が表す識別情報を第２の記憶領域に書き込み、書き込みが終了するまでクロック信号の後段のチップへの伝送を阻止する。制御チップは、コマンドによって第１及び第２のチップを排他的にアクセスし、第１及び第２のチップのスイッチ制御回路は、コマンド及び識別情報に応じてそれぞれ対応する第１のスイッチ回路を互いに排他的に制御する。 （もっと読む）

【課題】モジュール基板の短辺方向における搭載マージンを確保しつつ、モジュール基板に形成する配線の低密度化及び等長化を図る。
【解決手段】モジュール基板２０と、モジュール基板２０に搭載された複数の半導体装置、例えばＤＲＡＭ１０１〜１３６とを備える。Ｘ方向に隣接する２つのＤＲＡＭの搭載方向は互いに１８０°異なっており、Ｙ方向に隣接する２つのＤＲＡＭの搭載方向も互いに１８０°異なっている。これにより、斜め方向に位置するＤＲＡＭをフライバイ方式で接続すれば、モジュール基板２０に設ける配線の低密度化及び等長化を図ることが可能となる。 （もっと読む）

【課題】チップ間の貫通電極（ＴＳＶ）の数を増やすことなく、任意の数のチップに対して識別番号を割り付ける。
【解決手段】本発明による半導体装置は、積層された複数のチップを備えた半導体装置であって、前記複数のチップのうちの一つのチップが、所定の信号に基づきパルス信号を発生させて隣接チップに供給するパルス発生部（１１００）を備え、前記複数のチップのうち、前記一つのチップを除く各チップが、一方の隣接チップからパルス信号が供給され、該パルス信号のパルスの数を変更して他方の隣接チップに供給するパルス変更部（２２００）と、前記パルス信号のパルスの数に応じてチップの識別番号を表す識別信号を発生する識別信号発生部（２１００）を備える。 （もっと読む）