【課題】貼り合わせ界面における界面準位密度を低減することができ、ＬＳＩの更なる低消費電力化及び高速化等に寄与する。
【解決手段】絶縁膜上にＧｅ層やＳｉＧｅ層を形成した素子形成用基板の製造方法であって、Ｇｅ基板１１の表面上にＳｉ膜１２を形成する工程と、Ｓｉ膜１２上に高誘電率絶縁膜１３を形成する工程と、Ｓｉ膜１２及び高誘電率絶縁膜１３が形成されたＧｅ基板１１と表面に酸化膜２２が形成された支持基板２１とを、高誘電率絶縁膜１３と酸化膜２２とを接触させて接着する工程と、支持基板２１に接着された前記Ｇｅ基板１１を、該Ｇｅ基板１１の裏面側から研磨して薄くする工程とを含む。 （もっと読む）

【課題】 寄生ダイオードを介したリーク電流を抑えること。
【解決手段】 半導体装置１は、ｃ面を表面とする窒化物半導体の半導体層１３と、厚みが減少する厚み減少部１４ａを有する窒化物半導体のｐ型の埋込み層１４と、を備える。埋込み層１４では、厚み減少部１４ａの内部に酸素濃度がピークとなる部分が存在しており、そのピーク部分と厚み減少部１４ａの傾斜面の間のｐ型不純物の濃度が酸素濃度よりも高い部分が存在する。 （もっと読む）

【課題】 ビーム断面が長尺化しても、シリンドリカルレンズのコスト増を抑制することができるレーザ照射装置を提供する。
【解決手段】複数のレーザ出射面が、相互に直交するＸ方向及びＹ方向に配列し、Ｚ方向にレーザビームを出射する。Ｘ方向に並ぶレーザ出射面の列に対応して第１のシリンドリカルレンズが配置されている。第１のシリンドリカルレンズは、レーザ出射面から出射したレーザビームを、ＹＺ面内において平行光線束にする。第１のシリンドリカルレンズを透過した複数のレーザビームが、第２のシリンドリカルレンズに入射する。第２のシリンドリカルレンズは、複数のレーザビームを、Ｘ方向に長い長尺領域に重ね合わせる。第２のシリンドリカルレンズは、Ｘ方向に配列された複数の光学部材を含ム。光学部材の各々は、Ｘ方向に平行な母線からなる柱面と、鏡面研磨されたＸ方向に垂直な端面とを含ム。相互に隣り合う光学部材の端面同士が密着している。 （もっと読む）

【課題】結晶異方性を有する領域と結晶異方性を有さない領域とを含む結晶化半導体膜を用いて薄膜トランジスタの集積化を容易に行なうことができる半導体素子基板の製造方法および半導体素子基板を提供する。
【解決手段】絶縁基板上に成膜した非晶質半導体膜５６の下方に加熱促進層３０を形成した領域と、加熱促進層３０を形成しない領域とを設け、非晶質半導体膜５６にレーザビーム１８を照射する。このとき、加熱促進層３０によってレーザビーム１８が反射または吸収されることにより、非晶質半導体膜５６は裏面側からも結晶化が促進される。これにより、加熱促進層３０が形成された領域には結晶の配向が揃った第１の結晶性半導体膜５４が形成され、形成されない領域には結晶の配向がランダムな第２の結晶性半導体膜５５が形成される。 （もっと読む）

【課題】本発明では、高価かつエネルギー多消費型の大掛かりな装置を必要とせずに、連続性が高い半導体シリコン膜を有する半導体積層体を製造する方法を提供する。また、本発明では、連続性が高い半導体シリコン膜を有する半導体積層体を提供する。
【解決手段】半導体積層体を製造する本発明の方法は、基材の表面上にシリコン粒子分散体膜を形成する工程、シリコン粒子分散体膜を乾燥して、未焼結シリコン膜１２０を形成する工程、及び未焼結シリコン膜に光２００を照射して、半導体シリコン膜１３０ａを形成する工程を含み、かつ基材の表面１００ａに対する溶融シリコンの接触角が７０度以下である。本発明の半導体積層体は、この半導体シリコン膜が、互いに焼結されている複数のシリコン粒子から作られており、かつ基材の表面に対する溶融シリコンの接触角が７０度以下である。 （もっと読む）

【課題】縦型トランジスタにおける上部拡散層の深さ方向のばらつきを低減することのできる半導体装置の製造方法を提供する。
【解決手段】本発明は表面が平坦なシリコン層からなる上部拡散層１１を形成しようとするものであり、具体的には、ファセットを有するシリコン層を選択的に過剰成長させた後、層間絶縁膜７表面に形成されたシリコン層をCMPで擦り切ってシリコン層の表面を平坦化する。シリコン層の成長は、シリコン層を単結晶シリコンで選択的にエピタキシャル成長させる。この場合、ファセットが生じるので、最も成長が遅いファセットが層間絶縁膜表面より上方に位置するまで充分過剰に成長させる。 （もっと読む）

【課題】酸化物薄膜の結晶配置の方向を制御し、良質な酸化物薄膜を提供する。
【解決手段】薄膜トランジスタのチャネル層となる酸化物層と絶縁層からなる積層構造であって、
前記酸化物層において、２５×２５μｍ^２における表面電位の最大値と最小値の電位差が６０ｍＶ以下であることを特徴とする積層構造。 （もっと読む）

【課題】本発明は、ＣＭＯＳ垂直置換ゲート（ＶＲＧ）トランジスタを提供する。
【解決手段】集積回路構造は平面に沿って形成された主表面を有する半導体領域及び表面中に形成された第１及び第２のソース／ドレインドープ領域を含む。絶縁トレンチが第１及び第２のソース／ドレイン領域間に形成される。第１のソース／ドレイン領域とは異なる伝導形のチャネルを形成する第３のドープ領域が、第１のソース／ドレイン領域上に配置される。第４のドープ領域が第２のソース／ドレイン領域上に形成され、第２のソース／ドレイン領域とは相対する伝導形をもち、チャネル領域を形成する。第５及び第６のソース／ドレイン領域が、それぞれ第３及び第４のドープ領域上に形成される。 （もっと読む）

【課題】ＩＩ族酸化物半導体を用いた半導体素子における新規な絶縁層形成技術を提供する。
【解決手段】半導体素子の製造方法は、（ａ）基板上方に、ＩＩ族酸化物半導体層を成長させる工程と、（ｂ）ＩＩ族酸化物半導体層上に、窒素をドープしつつＯリッチ条件での成長を行い抵抗率が１０^５Ωｃｍ以上のＩＩ族酸化物絶縁層を成長させる工程とを有する。 （もっと読む）

【課題】高い結晶品質を有する、多様な材料からなる、完全に緩和した、又は歪んだ半導体層を積層するために絶縁体層の格子寸法を調整するための高い柔軟性を許容する、ＳＯＩ構造の作製のための基板を提供する。
【解決手段】実質的にシリコンからなる単結晶基板ウェハ１、電気絶縁性材料を含み、かつ２ｎｍ〜１００ｎｍの厚さを有する第一非晶質中間層２、立方晶系Ｉａ−３結晶構造と、（Ｍｅ１₂Ｏ₃）_-1-x（Ｍｅ２₂Ｏ₃）_xの組成と、基板ウェハの材料の格子定数と０％〜５％異なる格子定数とを有する単結晶第一酸化物層３を示される順序で含むことを特徴とする半導体ウェハ。 （もっと読む）