【課題】キャパシタを配置する構造においてキャパシタ絶縁膜や上部電極界面に与えられたダメージを効率よく回復させる半導体装置及びその製造方法を提供すること。
【解決手段】本発明の一形態の半導体装置は、半導体基板（１０１）の上方に形成された、下部電極（１１５）とＭＯｘ型導電性酸化物（Ｍは金属元素、Ｏは酸素元素、ｘ＞０）を含む電極膜を有する上部電極（１１７）とで誘電体膜（１１６）を挟んでなるキャパシタと、前記上部電極に接続されたコンタクト（１２２）と、を備え、前記電極膜は、前記コンタクト直下の膜厚がその他の部分の膜厚に比べて薄い。 （もっと読む）

【課題】 銅の配線材料に対して有効なバリヤメタル層を提供する。
【解決手段】 シリコン層或いはシリコンを含むシリコン含有層６４と銅層６８，７０との間に介在されてシリコンの吸い上げを防止するためのバリヤメタル層において、前記バリヤメタル層としてＴｉＳｉＮ膜６６を用いる。これにより、銅の配線材料に対して有効なバリヤメタル層とする。 （もっと読む）

【課題】 エミッタサイズを縮小でき、且つ製造コストを低減することができるＨＢＴを実現する。
【解決手段】 高濃度ｎ型の第１サブコレクタ層１０２上に、バンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層１０８と、ｉ型又は低濃度ｎ型のコレクタ層１０３と、高濃度ｐ型のベース層１０４と、バンドギャップの大きい材料からなるｎ型のエミッタ層１０５と、高濃度ｎ型のエミッタキャップ層１０６と、バンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層１０７とが順次形成されている。エミッタコンタクト層１０７からは、エミッタ電極を兼ねる配線１１５Ａが引き出され、エミッタ層１０５からは、ベース電極を兼ねる配線１１５Ｂが引き出され、第２サブコレクタ層１０８からは、コレクタ電極を兼ねる配線１１５Ｃが引き出されている。 （もっと読む）

【課題】 様々なパターンを有するゲート電極をフルシリサイド化することができる半導体装置の製造方法を提供する。
【解決手段】 半導体装置の製造方法は、半導体基板１０上にゲート絶縁膜３０を形成し、ゲート絶縁膜上にゲート電極４０、４２を形成し、ゲート電極上に金属膜１００を堆積し、第１の熱処理を施すことによってゲート電極の上部をシリサイド化し、第１の熱処理においてシリサイド化しなかった金属膜を除去し、第２の熱処理を施すことによってゲート電極の下部までシリサイド化する。 （もっと読む）

金属エッチング工程においてゲート誘電体（２６）が露出することを防止するために、処理の間、メタルゲート（３０）とゲート誘電体（２６）との間の超薄窒化アルミニウム（ＡｌＮ_x）バッファ層（２８）を使用する、デュアルメタルゲートＣＭＯＳ構造
を構築する方法。不必要なゲートメタルをエッチング除去した後、ＣＭＯＳ構造は熱処理される。熱処理の間に、メタルゲート（３０）との反応を通じてバッファ層（２８）は完全に消費され、新らしいメタル合金（３８，４０）が形成される。その結果、実効酸化膜厚は最小限しか増加しない。バッファ層（２８）およびゲートメタル（３０）は、元のゲートメタルの仕事関数が熱処理工程の結果変化するため、メタル／誘電体界面の仕事関数の決定に重要な役割を果たす。
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多結晶シリコン層（２０）がゲート誘電体（１０）上に堆積され、次いでその一部分が再酸化されて、当該ポリＳｉ層と下側のゲート誘電体との間に酸化物（３０）の薄層を形成するようにする。続いて、ポリＳｉ層が完全シリサイド化形態（５０）に変換され、ＦＵＳＩゲートを生成させる。ゲート誘電体は、例えばＨｆ含有材料であるｈｉｇｈ−ｋ材料、又はＳｉＯＮ、或いは別の非ＳｉＯ_２誘電体とすることができる。障壁酸化物層（３０）は、好ましくは１ｎｍ未満の厚みである。 （もっと読む）

【課題】 銅配線のＥＭ耐性とＳＭ耐性を、ともに向上させる。
【解決手段】 不純物を含む銅めっき膜をシリコン基板１の上に成膜した後、銅めっき膜を結晶成長させて、複数の銅結晶粒とそれらの粒界に分布する不純物層とで構成された第一銅膜９ｃを形成する。次に、第一銅膜９ｃより不純物濃度が高い第二銅膜１０を第一銅膜９ｃの上に形成し、第二銅膜１０に含まれる不純物を第一銅膜９ｃに拡散させて、第一銅膜９ｃの結晶粒界に偏析する不純物濃度を高める。
このように形成することにより、第一銅膜９ｃの結晶粒の粒径は十分に大きくなる。これにより、結晶粒界における拡散パスを減少させ、ＥＭ耐性を向上させることができる。また、第一銅膜９ｃに発生するボイドの移動を抑え、ＳＭ耐性を向上させることができる。 （もっと読む）

【課題】
半導体ウェハ１枚当たりから得られるチップ収量が改善された半導体装置の製造方法を提供する。
【解決手段】
本発明の半導体装置の製造方法は、シリコン基板１０周縁の略帯状の第１領域３４を除く第２領域３５において、シリコン基板１０の表面領域にシリサイド層１２を形成する工程と、
シリコン基板１０全面に絶縁膜１４を形成する工程と、
絶縁膜１４上にレジスト膜１５を形成し、次いでレジスト膜１５を露光工程により開口してパターンを形成する工程と、
前記パターンが形成されたレジスト膜１５をマスクとして、絶縁膜１４を選択的にエッチングする工程と、を含む。 （もっと読む）

【課題】ゲート電極の少なくともゲート絶縁膜側をハフニウムと窒素とを含む膜で形成し、そのハフニウムと窒素とを含む膜中の窒素を適性な組成比にすることで、従来から用いられているＰｏｌｙ−Ｓｉ電極とほぼ同レベルの良好な移動度を得ることを実現する。
【解決手段】半導体基板１１上にゲート絶縁膜１４を介してゲート電極１５を備えた電界効果トランジスタからなる半導体装置１であって、前記ゲート電極１５は少なくとも前記ゲート絶縁膜１４側がハフニウムと窒素とを含む膜からなり、前記ハフニウムと窒素とを含む膜は少なくとも窒素を含みかつハフニウムと窒素とに対する窒素の組成比が５１％以下である。 （もっと読む）

【課題】エッチングの容易なポリシリコン−メタル積層で構成されるゲート電極構造を提供する。
【解決手段】少なくとも１層のポリシリコン３と少なくとも１層のポリＳｉ_１−ｘＧｅ_ｘ材料の層４とを有するゲートコンダクタを備える半導体デバイスの基板上のゲート電極積層構造であり、ポリシリコン３とポリＳｉ_１−ｘＧｅ_ｘ材料の層４のエッチングにより、終点検出が可能であるため、上記構造を効果的にエッチングすることができる。 （もっと読む）