一形態によれば、半導体ダイに位置するシリサイド層(214)上にコンタクトを形成する方法は、コンタクトホール(208)の各側壁(206、207)、及び、コンタクトホール(208)の底部に位置する自然酸化物層(210)に、バリア層(202)を堆積するステップを含み、各側壁(206、207)は、絶縁層(204)のコンタクトホールによって形成される。コンタクトホール(208)の各側壁(206、207)、及び、酸化物層(210)にバリア層(202)を堆積する(150)ステップにおいて、バリア層(202)の厚さを、コンタクトホール(208)の上部が、コンタクトホール(208)の底部よりも厚くなるよう最適化してもよい。この形態によれば、バリア層(202)の一部分(219)及びコンタクトホール(208)の底部に位置する酸化物層(210)を除去し、シリサイド層(214)を露出させるステップを含む方法も提供される。
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【課題】電界効果デバイスのゲート材料を提供すること。
【解決手段】電界効果デバイスのゲート材料として用いられるＴａおよびＮの化合物であって、さらに別の元素を含む可能性があり、約２０ｍΩｃｍより小さな比抵抗を有し、約０．９より大きなＮ対Ｔａの元素比を有する化合物が開示される。そのような化合物の代表的な実施態様であるＴａＳｉＮは、誘電体層および高ｋ誘電体層を含むＳｉＯ_２上の一般的なＣＭＯＳプロセス温度で安定であり、ｎ型Ｓｉの仕事関数に近い仕事関数を有する。第３アミルイミドトリス（ジメチルアミド）Ｔａ（ＴＡＩＭＡＴＡ）などのアルキルイミドトリス（ジアルキルアミド）Ｔａ化学種をＴａ前駆体として用いる化学的気相堆積方法によって、金属性Ｔａ−Ｎ化合物を堆積する。この堆積は共形であり、これらのＴａ−Ｎ金属化合物のＣＭＯＳプロセスフローへの融通の利く導入を可能にする。ＴａＮまたはＴａＳｉＮを用いて加工されたデバイスは、ほぼ理想的な特性を示す。 （もっと読む）

ソフト・リソグラフィのパターン化工程によって基板（２４）上にパターン化された自己組織化単分子層（２０）を形成する方法であって、その方法は、ａ）前記パターン化された自己組織化単分子層（２０）の必要なパターンを画定するためのパターン化手段（１０）を提供すること、ｂ）前記基板（２４）の表面（２２）上に自己組織化単分子層（２０）を形成すること、ｃ）前記パターン化手段（１０）を前記基板（２４）の前記表面に適用することであって、前記パターン化手段（１０）が前記基板表面の選択された領域に修飾剤を送達するように配置され、前記選択された領域が前記必要なパターン又はそのネガに対応し、前記修飾剤が化学物質を含み、且つ前記選択された領域で、前記自己組織化単分子層（１０）の分子と前記基板（２４）の前記表面との間の相互作用の強さを変えるように配置されること、並びにｄ）ステップｃ）の後、その分子と前記基板の前記表面との間でより低い相互作用の強さを示す前記自己組織化単分子層（２０）の領域を選択的に除去又は置換し、それによって前記必要なパターンを有する自己組織化単分子層（２０）を形成することを含む。修飾剤は、工程の要求に応じて、自己組織化単分子層の分子と基板の最上面との間の相互作用の強さを弱める又は高めるように選択されてもよい。
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この集積回路（１）は、シリサイド化部（１２２）及び非シリサイド化部（１２３）を有する第１のシリコン層（１２０）を有する抵抗素子などの電気的装置（２）と、例えばキャパシタ、電界効果トランジスタ又は不揮発性メモリゲート堆積部などの他の電気的装置（３）とを有する。他の電気的装置（３）は、誘電層厚さ（Ｄ）を有する誘電層（１３０）を有する。電気的装置（２）の非シリサイド化部（１２３）は、誘電層厚さ（Ｄ）を有する他の誘電層（１３１）により被覆され、シリサイド化部（１２２）は、他の誘電層（１３１）により被覆されない。このような集積回路（１）は、リソグラフィ工程数の少ない本発明による方法によって形成可能となる。

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ソース／ドレイン領域の少なくともその幅が最も大きい部分では半導体領域の幅よりも大きく、かつソース／ドレイン領域の最上部側から基体側に向かって連続的に幅が大きくなっている傾斜部を有し、該傾斜部表面にシリサイド膜が形成されていることを特徴とする半導体装置とする。
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この発明は、基板と半導体本体（１）とを有する半導体装置（１０）に関し、半導体本体（１）がソース（２）及びドレイン（３）を有する第一のＦＥＴ（３）を備え、ソース（２）及びドレイン（３）は、金属シリサイドを含む接続領域（２Ｂ，３Ｂ）が設けられ、そして、ゲート（６）下部のチャネル領域（４）と境界を成し且つソース（２）及びドレイン（３）より厚みが薄く且つドーピング濃度が低いソース及びドレイン領域拡張部（２Ａ，３Ａ）に接続されている。ソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）とは、第一の導電型で且つ厚み及びドーピング濃度がソース（２）及びドレイン（３）とソース及びドレイン領域拡張部（２Ａ，３Ａ）との間の中間領域（２Ｃ，３Ｃ）により互いに接続されている。このようにして、接続領域（２Ｂ，３Ｂ）と基板と間にリーク電流並びに短絡が起きるのが抑制され、一方で、ソース及びドレイン領域拡張部（２Ａ，３Ａ）を用いることの効果が維持される。好ましくは、中間領域（２Ｃ，３Ｃ）がゲート（６）直近のスペーサ（７）下部に位置し、好ましくは、これらは、なるべく傾けられたイオン注入により形成される。
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【課題】 パターン形成される造形部分の微小寸法を縮小する技術を提供すること。
【解決手段】 半導体の処理のための技術が提供される。１つの態様において、半導体デバイスに１つまたはそれ以上の造形部分をパターン形成するための方法は、以下のステップを含む。反射防止材のエッチング中に、１つまたはそれ以上の造形部分の少なくとも１つの微小寸法が縮小される。リソグラフィ構造もまた提供される。 （もっと読む）

【課題】電流の流れを調整するトランジスタデバイスの組立て方法において、更なる駆動電流を可能にし、デバイスの動作を最適化するプロセスを提供すること。
【解決手段】本発明の一実施形態における方法は、チャンネル領域に対するショットキーバリア接合位置のより良い制御を与えるために、メタルソースドレイン接触の形成に先行して等方性エッチングプロセスを利用する。このショットキーバリア１０接合の配置の制御性からの改善により、更なる駆動電流を可能にし、デバイスの動作を最適化する。 （もっと読む）

電界効果トランジスタのゲート電極などの、シリコン含有領域に、埋め込まれたニッケルシリサイド層（２６０Ａ）、続いてコバルトシリサイド層（２６１Ａ）を形成することによって、縮小されたシリコン回路構造のシート抵抗及び接触抵抗を過度に損なうことなく、デバイスを更に縮小することができるように、両シリサイドの優れた特性が組み合わせられる。
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多数層を有するマスキング構造が形成される。そのマスキング構造は、無定形炭素層と該無定形炭素層上に形成されたキャップ層とを含む。無定形炭素層は透明無定形炭素を含む。キャップ層は非酸化物材料を含む。マスキング構造は、半導体装置の製作中、エッチング・プロセスにおけるマスクとして使用可能である。 （もっと読む）