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国際特許分類[H01L21/74]の内容

国際特許分類[H01L21/74]に分類される特許

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【課題】対基板耐圧が向上しチップシュリンクも実現可能な、DTI構造を有する半導体装置を提供する。
【解決手段】例えばP型の基板1と、この基板1上に形成されたN型のEPI層2と、基板1とEPI層2とにわたって形成されたN型の第1の埋め込み層(埋め込み層3)と、この第1の埋め込み層の下に形成され埋め込み層3よりも不純物濃度の低いN型の第2の埋め込み層(埋め込み層12)と、EPI層2の表面から埋め込み層12、埋め込み層3を貫通して基板1内に達するDTI4と、を備えた半導体装置。 (もっと読む)


【課題】dv/dtサージにより、寄生容量を充放電する変位電流が発生することを抑制し、回路の誤動作を防止する手段を提供する。
【解決手段】低電位基準回路部LVと対応するように第1リードフレーム3aを配置すると共に、高電位基準回路部HVと対応するように第2リードフレーム3bを配置することにより、絶縁基板2のうち低電位基準回路部LVの下方に位置する部分に関しては、低電位基準回路部LVと第1リードフレーム3aとにより同電位に挟まれた状態となるようにし、絶縁基板2のうち高電位基準回路部HVの下方に位置する部分は、高電位基準回路部HVと第2リードフレーム3bとにより同電位に挟まれた状態となるようにする。 (もっと読む)


【課題】電圧ノイズ等による誤動作が防止されると共に、LDMOSの耐圧低下が抑制された半導体装置を提供する。
【解決手段】埋め込み酸化膜3aを有するSOI基板のSOI層1bに、第1絶縁分離トレンチZ1により取り囲まれて絶縁分離されたNchLDMOS20aが形成され、第1絶縁分離トレンチZ1を取り囲んで、第2絶縁分離トレンチZ2が形成され、第1絶縁分離トレンチZ1と第2絶縁分離トレンチZ2との間で、フィールド領域20Fが形成されてなる半導体装置20であって、埋め込み酸化膜上3aにSOI層1bと同じ導電型で不純物濃度が高い高濃度不純物層1cが形成されてなり、フィールド領域20Fが、NchLDMOS20aのソース電位と同電位に設定されてなる半導体装置20とする。 (もっと読む)


エピタキシャル堆積層の必要なしに、半導体基板(10)の表面の下に埋め込まれる、半導体のドープ領域(40)を設ける方法を提供する。この方法は、半導体基板内に第1及び第2の溝部分(26,28)を形成する工程と、その後、前記溝部分内に、ドーパント(100)を導入する工程と、半導体のドープ領域(40)が第1の溝部分から第2の溝部分まで延在して形成されるように、半導体基板内にドーパントを拡散させる工程とを含む。例えば2本のバリア溝(16,18)の形状をなす拡散バリアは、半導体のドープ領域の上方にドープされていない領域(30)を維持して、ドーピング溝からドーパントの横方向の拡散を抑制するため、ドーピング溝に隣接して基板内に設けられる。有利には、埋込み層の電気的特性は、ドーピング溝や拡散バリアの深さを及び大きさ/間隔、並びにドーピングパラメータや拡散パラメータを変化させることによって調整できる。ドーピング溝は、その後、埋込まれたドープ領域に電気接点を設けるためにポリシリコンで充填することができる。
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【課題】SOI基板の表層部に、低電位基準回路、高電位基準回路およびレベルシフト回路が設けられてなる半導体装置であって、上記いずれかの回路に急峻に変化する電圧が印加されても別の回路への影響を抑制することができ、回路設計上の自由度が確保された半導体装置およびその製造方法を提供する。
【解決手段】低電位基準回路、高電位基準回路およびレベルシフト回路の各形成領域が、埋め込み酸化膜3に達する第1トレンチ4によって互いに絶縁分離され、第1半導体層1における埋め込み酸化膜3上に、第1半導体層1と同じ導電型で不純物濃度が高い第1不純物層1aが形成され、低電位基準回路、高電位基準回路およびレベルシフト回路のうち少なくとも一つの回路の形成領域において、第1半導体層1中に第2埋め込み酸化膜3aが形成されてなる半導体装置100とする。 (もっと読む)


【課題】 BiCMOS集積回路において、工程や回路面積を増加させずに、高耐圧と高ESD耐量を有し、素子のBody電位を半導体基板電位によらず自由に設定できる絶縁ゲートNチャネル電界効果型トランジスタを提供する。
【解決手段】 P型半導体基板1上のN型のエピタキシャル層2上に形成された絶縁ゲート電界効果型トランジスタのドレイン領域を囲む領域にP型ウェル層4を有し、素子の下にN型埋込み層13を有し、平面的にはN型埋込み層の内側で深さ方向ではN型埋込み層の下側及び上側に存在し、上側がP型ウェル層に接するまでの幅をもつP型埋込み層3を有する構造とする。 (もっと読む)


【目的】 半導体素子が比較的小面積の単位素子となる区画を多数集積された構造を有し、かつ区画が共通の電極により並列接続される場合に、各区画の素子のオン電圧を均一化する、チャネル構造を有する半導体素子を提供することを目的とする。
【構成】 半導体単結晶の{111}面に半導体素子の区画が多数配設され、区画内にゲート領域で囲まれた格子状のチャネルが形成される構成において、チャネルの長辺が結晶の<112>方向にほぼ垂直となるように、好ましくは90°±10°となるように配設することを特徴とするチャネル構造を有する半導体素子としての構成を有する。 (もっと読む)


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