【課題】本発明は、ダミー材料の除去により形成される溝や孔に容易にトップラウンドを設けることができるドライエッチング方法を提供する。
【解決手段】本発明は、層間酸化膜に周囲を囲まれたダミー材料を除去することにより溝または孔を形成するドライエッチング方法において、前記ダミー材料を所定の深さまでエッチングし、前記エッチング後に等方性エッチングを行い、等方性エッチング後に前記ダミー材料の残りを除去することを特徴とするドライエッチング方法である。 （もっと読む）

【課題】ランプアニールによるレイアウトに起因した温度バラつきを低減する。
【解決手段】この半導体装置１０は、基板１００と、基板１００に埋め込まれた素子分離領域２００と、基板１００のうち、素子分離領域２００の無い領域に形成された不純物層（エクステンション領域３２２、ソース領域３２４、エクステンション領域３４２、及びドレイン領域３４４）と、を備える。この素子分離領域２００は、たとえば、波長３００ｎｍ以上８９０ｎｍ以下においてＳｉＯ_２よりも光吸収係数が大きい材料から形成されている光吸収層２２０を含む。 （もっと読む）

【課題】ゲート絶縁膜の膜厚が異なる複数のトランジスタを有する半導体装置において、オフリークの増加を抑制する。
【解決手段】半導体装置は、半導体層上に形成された第１ＭＩＳトランジスタ及び第２ＭＩＳトランジスタを備える。第１ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第１活性領域と、第１活性領域上に第１ゲート絶縁膜１１１を介して形成された第１ゲート電極１０４とを有する。第２ＭＩＳトランジスタは、活性領域１０１が素子分離膜１０２に囲まれた第２活性領域と、第２活性領域上に第２ゲート絶縁膜１０３を介して形成された第２ゲート電極１０４とを有する。第２ゲート絶縁膜１０３は、第１ゲート絶縁膜１１１よりも薄い。第２ＭＩＳトランジスタは、少なくとも第２ゲート電極１０４の下方において、第２活性領域と素子分離膜１０２との境界部上に、素子分離膜１０２の側面を覆う保護絶縁膜１０８を有する。 （もっと読む）

【課題】フォトダイオードを有する半導体イメージセンサーにおいて、より高い光検出効率を実現し、光検出部以外の信号処理を行う画素トランジスタの特性を安定させることで、半導体装置の微細化を可能にする。
【解決手段】フォトダイオードＰＤを構成するＰ^＋領域１２６およびＮ型領域１１１に炭素を共注入して炭素注入層１２８ａ、１２８ｂを形成することで、フォトダイオードＰＤの容量を増大させる。また、炭素注入層１２８ｂの形成によりＮ型領域１１１を含む転送トランジスタＴｒのチャネル内のホウ素の分布を均一化し、転送トランジスタＴｒの特性を安定させることで半導体装置内の素子の特性ばらつきの発生を防ぐ。 （もっと読む）

【課題】画素分離部の幅を縮小することや光電変換部の面積の拡大することを可能にする固体撮像装置を提供する。
【解決手段】第１導電型の電荷蓄積領域２３を含む光電変換部及び画素トランジスタＴｒ_１から成る画素３８と、画素３８が複数配列された画素領域と、この画素領域内の隣接する画素３８間の半導体層２２に設けられたトレンチ４２の内壁部に形成された、エピタキシャル成長による第１導電型の半導体層４３と、この第１導電型の半導体層４３の内部に形成され、隣接する画素３８の電荷蓄積領域２３を分離する、画素分離部４１とを含んで、固体撮像装置２１を構成する。 （もっと読む）

【課題】半導体装置の信頼性を向上させ、半導体装置の製造歩留まりを向上させる。
【解決手段】半導体基板１の主面に酸化膜として絶縁膜２を形成し、絶縁膜２上に窒化シリコン膜を形成してから、素子分離用の溝４ａをプラズマドライエッチングにより形成し、溝４ａを埋めるように酸化シリコンからなる絶縁膜６をＨＤＰ−ＣＶＤ法で形成し、ＣＭＰ処理により溝４ａの外部の絶縁膜６を除去し、溝４ａ内に絶縁膜６を残す。それから、窒化シリコン膜を除去する。その後、絶縁膜２をウェットエッチングで除去して半導体基板１を露出させるが、この際、半導体基板１の主面に１４０ルクス以上の光を当てながら絶縁膜２をウェットエッチングする。 （もっと読む）

【課題】選択ゲートトランジスタのゲート電極間の間隔の縮小を実現する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】実施の形態の不揮発性半導体記憶装置の製造方法は、半導体基板に、複数の第１の素子領域と、素子分離領域と、第２の素子領域を形成する。第１の素子領域上に、メモリセルゲート電極、２本の選択ゲート電極を形成し、第２の素子領域に周辺ゲート電極を形成する。第１の絶縁膜を形成し、周辺ゲート電極の側壁部上が開口される第１のレジストパターンを形成し、第１のエッチング処理を行い、側壁絶縁膜を形成する。第２のレジストパターンを形成し、第２のエッチング処理を行い、選択ゲート電極側壁部の第１の絶縁膜を除去する。第２の絶縁膜を堆積し、第３の絶縁膜を堆積する。２本の選択ゲート電極間上が開口される第３のレジストパターンを形成し、第３のエッチングおよび第４のエッチング処理を行い、コンタクトホールを形成する。 （もっと読む）

【課題】ＳＯＩ基板のチャージ蓄積による不良を抑制する。
【解決手段】まず、シード基板１００の一面に、シード基板１００の表面と同一面を形成するように、開口部２２０を有する絶縁層２００を形成する（絶縁層形成工程）。次いで、シード基板１００の一面に接するように、支持基板３００を貼り合せる（貼り合せ工程）。次いで、シード基板１００または支持基板３００の一方を薄板化することにより、当該薄板化基板からなる半導体層１２０を形成する（半導体層形成工程）。以上の工程により、ＳＯＩ基板を準備する。次いで、半導体層１２０に半導体素子６０を形成する（半導体素子形成工程）。 （もっと読む）

【課題】基体に形成されたトレンチ内に酸化シリコンを埋め込むために使用するのに好適なトレンチ埋め込み用樹脂組成物を提供すること。
【解決手段】本発明に係るトレンチ埋め込み用樹脂組成物は、酸化シリコン粒子をトレンチ埋め込み用樹脂組成物全体に対して０．３５重量％以上２．２０重量％以下で、並びに、一般式（１）〜（３）で表される化合物の合計に対して、一般式（１）：Ｓｉ（ＯＲ^１）_４で表されるテトラアルキシキシラン化合物を４５ｍｏｌ％以上８７ｍｏｌ％以下で、一般式（２）：Ｒ^２Ｓｉ（ＯＲ^１）_３で表されるトリアルコキシシラン化合物を１０ｍｏｌ％以上５０ｍｏｌ％以下で、そして一般式（３）：Ｒ^２_２Ｓｉ（ＯＲ^１）_２で表されるジアルコキシシラン化合物を１．５ｍｏｌ％以上３．６ｍｏｌ％以下で含有する。 （もっと読む）

【課題】ダイシング工程や搬送中の振動などの衝撃があって割れやクラックが生じても、ＩＧＢＴの逆方向耐圧が劣化しないような逆阻止絶縁ゲート型バイポーラトランジスタおよびその製造方法を提供すること。
【解決手段】ｎ型半導体基板の表面側にＭＯＳゲート構造を有する活性領域と該活性領域の周囲の耐圧構造部とを有し、裏面側にはｐ型コレクタ層を備え、前記耐圧構造部の外周部に、前記表面側と前記裏面側とを繋ぐように配置されるｐ型分離層が裏面側で前記ｐ型コレクタ層に電気的に接続される構成を有する逆阻止絶縁ゲート型バイポーラトランジスタにおいて、前記ｐ型分離層が裏面側の前記ｐ型コレクタ層に接続する部分における、基板面に平行方向の幅が６０μｍ以上である逆阻止絶縁ゲート型バイポーラトランジスタとする。 （もっと読む）