【課題】供給位置の片寄りを緩和して面内の電源電位差の抑制可能な配線の半導体装置を
提供する。
【解決手段】マクロセル３５のある半導体基板５と、半導体基板５の上、直線状で、両端
部で高電位パッド１１に接続された幹配線２２ａ、及び幹配線２２ａと交差した枝配線２
２ｂを有する上位高電位電源配線２１と、幹配線２２ａの面にあり交互に並行して直線状
で、両端部で低電位パッド１３に接続された幹配線２４ａ、及び幹配線２４ａと交差した
枝配線２４ｂを有する上位低電位電源配線２３と、半導体基板５と上位高電位電源配線２
１の間で、幹配線２２ａに並行して直線状に伸び、マクロセル３５に接続し、上位高電位
電源配線２１にビアプラグ３１で接続された下位高電位電源配線２５と、下位高電位電源
配線２５の面にあり交互に並行して直線状で、マクロセル３５に接続し、上位低電位電源
配線２３にビアプラグ３１で接続された下位低電位電源配線２７とを備える。 （もっと読む）

【課題】既存の技術において、トライステートゲートの制御信号の故障を検出する手法はいくつか提案されている。しかしながら、テスト回路挿入による面積増加，あるいは，通常動作時の速度劣化が課題となっている。
【解決手段】本発明では、トライステートゲートを用いた故障検出補助回路を設けることにより、従来技術より小面積でかつ通常動作の速度を劣化させずに、トライステートゲートの制御信号の故障検出ができる半導体集積回路および電子情報機器を提案する。 （もっと読む）

【課題】コンタクト構造を有する配線構造に関して、コンタクト構造の製造ばらつきの寄生容量への影響を解析すること。
【解決手段】感度解析システムは、記憶装置、パラメータ設定部、容量算出部、及び感度解析部を備える。記憶装置には、半導体装置に含まれる配線構造を示す配線構造データが格納される。配線構造は、ある配線層に形成されるメイン配線と、そのメイン配線と電気的に接続され、メイン配線から半導体基板の方向に延びるコンタクト構造と、を含む。配線構造の寄生容量には、複数のパラメータが寄与する。製造ばらつきに起因する各パラメータの設計値からの変動量は、所定の範囲で規定される。パラメータ設定部は、各パラメータの変動量を所定の範囲内で複数の条件に設定する。容量算出部は、それら複数の条件のそれぞれにおける配線構造の寄生容量を算出する。感度解析部は、算出された寄生容量に基づいて、各パラメータの変動に対する寄生容量の応答を解析する。 （もっと読む）

【課題】本発明は、短い時間でテストを行うことが出来る半導体装置、試験方法及びプログラムを提供することを課題とする。
【解決手段】半導体装置を構成する各回路ブロックをそれぞれ電源線若しくは接地線によってシールドする。また試験パッド２までの引き出し配線３をシールド配線でシールドする。また別の試験方法として、試験パッド２にそれぞれ異なる電圧を印加して電流値を検出する。更に別の試験方法として、互いに隣接していない回路ブロックへの試験パッド２に同時に電圧を印加して、電流値を検出する。 （もっと読む）

【課題】レジスティブネットワーク方式を用いて品質のよい配置結果を得られるようにすること。
【解決手段】コンピュータに、チップ上に設けられる複数のセルそれぞれの配置位置を示す情報と、前記複数のセルにおけるセル間の接続関係を示す情報とに基づいて、前記複数のセルそれぞれに対して前記複数のセルそれぞれに対応する前記配置位置から引力が生じるとして、レジスティブネットワーク方式により前記複数のセルの再配置位置を求める処理を実行させる。 （もっと読む）

【課題】シリコン・チップ中のプログラム可能ヒューズ式スルーシリコン・ビア（ＴＳＶ）を、同一のチップ中の非プログラム型ＴＳＶと併せ提供する。
【解決手段】該プログラム可能ヒューズ式ＴＳＶには、該ＴＳＶ構造内に、チップ表面コンタクト・パッドに隣接するＴＳＶの導電路の断面を限定する側壁スペーサを有する部域を用いることができる。プログラミング回路による十分な電流の印加により、金属のエレクトロマイグレーションが生じ、コンタクト・パッド中にボイド、しかしてオープン回路、が生成される。プログラミングは、多階層チップ・スタック中の２つの隣接するチップ上の相補的回路によって実行することができる。 （もっと読む）

【課題】 半導体素子領域のサイズを小さくし、半導体素子領域のレイアウトに必要な時間を短縮する。
【解決手段】 第１領域と第２領域との間に生成される第１半導体素子領域内に第１および第２ゲート電極を生成する。第１配線と、第１配線より外側に位置する第２配線とを、第１半導体素子領域上を延在して配線する。そして、第１ゲート電極と第２配線とを第１領域上または第２領域上で接続し、第２ゲート電極と第１配線とを接続して半導体装置を生成する。これにより、第２配線と第１ゲート電極との接続部分のレイアウトルールを考慮することなく、第１半導体素子領域における第２配線側の境界を設定できる。この結果、第１半導体素子領域のサイズを小さくできる。また、第１半導体素子領域の境界を一度のレイアウトで設定できるため、第１半導体素子領域のレイアウトに必要な時間を短縮できる。 （もっと読む）

【課題】配線による面積を小さくすることができるトリミング回路を内蔵した半導体装置及びそのトリミング方法を得る。
【解決手段】ヒューズ溶断回路ｋ０（ｋ＝１〜４）は、クロック信号ＣＫの信号レベルがハイレベルのときにヒューズ電源電圧Ｖｐが入力されると、第１ヒューズＦｋ１の溶断を行うか否かを選択する第１信号が入力され、クロック信号ＣＫがローレベルであるときにヒューズ電源電圧Ｖｐが入力されると、対応するトリミングヒューズＴＦ１〜ＴＦ３の溶断を行うか否かを選択する第２信号が入力され、クロック信号ＣＫがローレベルのときの第１ヒューズＦｋ１の状態を、次のクロック信号ＣＫがハイレベルである間、一時的に保持するインバータ回路ｋ２、ＮＭＯＳトランジスタＭｋ３及びＭｋ４からなる記憶回路の出力信号を、前記第１信号として出力し、前記第２信号として出力するようにした。 （もっと読む）

【課題】多電源が入力される半導体集積回路内で種々の耐圧を有したＥＳＤ保護素子が適切なＥＳＤ保護素子であるか否かを容易に検証するＥＳＤ保護素子検証方法を得ること。
【解決手段】半導体回路の回路図内の素子と素子耐圧情報とを対応付けするステップＳ１０と、使用者からの指示情報に基づいて、回路図内のピンに、電源ピン、ＧＮＤピンまたは信号ピンの何れかを設定するとともに電源ピンには印加電圧を設定するステップＳ２２と、ネットリストに基づいて、信号ピンと電源ピンとの間に接続されてＰＮ接合を有している素子を抽出するステップＳ３０と、耐圧情報、電源ピンへの印加電圧およびネットリストに基づいて、抽出した素子が適切な耐圧を有しているか否かを判定するステップ５０と、耐圧の判定結果に基づいて、回路図内から不適切な電源側のＥＳＤ保護素子を抽出して登録するステップＳ７０と、を含む。 （もっと読む）

【課題】電気フューズでの切り離しが不十分となるような不具合が生じるのを抑制する。
【解決手段】第１配線（２）と、層間膜（６）を介して第１配線（２）の上に設けられた第２配線（３）と、層間膜（６）を貫通して第１配線（２）と第２配線（３）とを接続し、第２配線（３）から供給される電力に応答して第１配線（２）と第２配線（３）との接続を遮断するフューズ素子（１）とを具備する半導体集積回路を構成する。そして、フューズ素子（１）の本体部分（４）は、第１側面（１４）と、第１側面（１４）の反対の位置に対応する第２側面（１５）とを含むものとする。第１側面（１４）を含む面と下側界面との角度は、直角以上の第１角度（θ１）であり、第２側面（１５）を含む面と下側界面との角度は、第１角度（θ１）より大きい第２角度（θ２）であることが好ましい。 （もっと読む）