【目的】 配置の評価値を劣化させずにタイミング制約を満足させる。
【構成】 未配置セルの各配置領域における接続強度を算出し（step１）、未配置セルを各配置領域に仮割り当てを行い、未配置セルと接続する各クリティカルネットの仮想配線長を算出し（step３）、各クリティカルネットのスラック値（クリティカルネット長の上限値−仮想配線長）を算出し（step４）、スラック値の最小となる未配置セル群の中で、接続強度が最大となる未配置セルを選出し（step５）、選出された未配置セルを、スラック値が正或いはスラック値が最大となる配置領域群の中で接続強度が最大の配置領域に割り当てる（step６〜８）。
【効果】 タイミング制約を満足させる論理セルの配置領域への初期配置を行う事ができ、配置の質の劣化を防ぐ事ができる。 （もっと読む）

【目的】半導体集積回路の配線レイアウトのエディタに関し、ルール上のエラー発生の防止を目的とする。
【構成】既存の図形データを記憶する図形データ記憶手段と、既存の図形データの図形に合わせて配線のレイアウトデータを入力するためのデータ入力手段と、データ入力手段によって新たに入力された配線のレイアウトデータを一時的に記憶する一時記憶手段と、配線のレイアウトデータの検証のための基準ルールが格納されたルールデータを出力するルールデータ出力手段と、一時記憶手段に記憶された配線のレイアウトデータと既存の図形データとの整合性を基準ルールを介して検証するレイアウト検証手段と、一時記憶手段に記憶された配線のレイアウトを前記検証の結果に従って既存の図形データに組み込むデータ組込み手段とを備えるように構成する。 （もっと読む）

【目的】全体に消費電力を低く抑えながらも高速動作を可能とし、且つ、回路の信頼性を下げない。
【構成】第１の供給電圧Ｖ１（例えば５［Ｖ］）と第１の動作クロックＣＫ１により動作する第１の回路部11と、上記第１の供給電圧より低電位の第２の電圧Ｖ２（例えば３［Ｖ］）と第１の動作クロックＣＫ１より周波数の高い第２の動作クロックＣＫ２により動作する第２の回路部12とを１つの集積回路10上に設けるようにしたので、高速動作を要求される回路部（12）を低電圧駆動により実現する一方、それほど高速の動作を必要としない回路（11）に関しては信頼性を向上させるために低周波、高電圧駆動とする。 （もっと読む）

【目的】 ＣＡＤシステムによる自動配置配線を用いて、複数のフリップフロップを構成要素とする同期式回路を設計する場合、自動的にクロックスキュー等による誤動作を起こさない回路を設計する方法を得る。
【構成】 自動配置配線において、クロック信号入力端子ＴＩとクロック信号出力端子ＴＯを有するフリップフロップブロック２Ａ，２Ｂを用いて設計する。同期式シフトレジスタ１１の場合は、データ信号ＤＡは、左側から右側へ流れるよう端子をそれぞれ接続し、クロック信号ＣＬＫは右側から左側へ流れるよう端子を接続する。
【効果】 自動配置配線において、各フリップフロップへのクロック信号の入力順序を指定することができ、同期式回路の誤動作を防止することができる。 （もっと読む）

【構成】 スタンダードセルの自動設計方法において、仮想配線容量による論理シミュレーションを行う以前に、各信号の容量値に合わせて機能は同じだが駆動能力の異なる別セルに置換する。
【効果】 論理設計の最適化を計る。 （もっと読む）

【目的】 外部バイアス用の端子を必要とせずに、製造後検査時に良好な電流値を設定しうる低電流源回路を提供する。
【構成】 ＦＥＴ１１０と、このＦＥＴ１１０のゲート−ソース間にラダー回路１２０とを備えている。ＦＥＴ１１０は、デプレーション型であり、そのゲートはＶ_SS即ち電源の負側につながれている。ラダー回路１２０では、多数の抵抗１２１と多数の溶断可能配線としてのヒューズ１２２とがラダー状に接続されている。即ち抵抗１２１が直列につながれ、その抵抗１２１の端点を短絡するようにヒューズ１２２が接続されている。 （もっと読む）