【課題】配線すべき複数の信号線を、ユーザの指定する目的に従って適切にグループ化する。
【解決手段】配線すべき複数の信号線を複数のグループに分けるための方法は、ユーザから、複数の信号線のグループ化の条件の指定を受け付けるステップと、指定された、グループ化の条件と、データ格納部に格納されている、複数の信号線の始点端子群と終点端子群との配置パターンとに基づいて、複数の信号線のグループ化の処理を切り替えて実施する実施ステップとを含む。 （もっと読む）

【課題】過電流に対して内部回路を保護する半導体集積回路装置を提供することを目的としている。
【解決手段】多層配線構造を有する半導体集積回路装置であって、半導体集積回路装置の内部にある内部回路と半導体集積回路装置の外部にある外部回路とを接続するために半導体集積回路装置の内部に設けられたパッドパターンにおいて、第１の配線層と、第１の配線層が形成されている層とは別の層に形成されている第２の配線層と、第１の配線層と第２の配線層を接続するビアと、を備え、第２の配線層にヒューズパターンが形成されており、ヒューズパターンを経由して内部回路と外部回路とを電気的に接続する。 （もっと読む）

【課題】ＥＳＤ保護素子を有する半導体回路の回路シミュレーションを高速かつ精度よく行うことができるシミュレーション装置を提供する。
【解決手段】ＥＳＤ保護素子を有する半導体回路の動作検証を行うシミュレーション装置は、ＥＳＤ保護素子の等価回路のパラメータファイルを作成する第１のパラメータファイル作成部と、半導体回路内のＥＳＤ保護素子以外の内部回路のパラメータファイルを作成する第２のパラメータファイル作成部と、作成したパラメータファイルを記憶するパラメータファイル記憶部と、記憶したパラメータファイルを選択するパラメータファイル選択部と、選択したパラメータファイルを利用して半導体回路のネットリストを作成するネットリスト作成部と、ネットリストに基づいて半導体回路の動作検証を行うシミュレーション実行部とを備える。 （もっと読む）

【課題】チップサイズを縮小することができる、半導体集積回路の設計装置、及び半導体集積回路の設計方法を提供する
【解決手段】下位階層の機能ブロック４に配置された複数のセル間を接続する第一の配線を設計する下位階層配線設計部３１１と、上位階層の機能ブロック間を接続する第二の配線を設計する上位階層配線設計部３１２とを備えており、下位階層配線設計部３１１は、機能ブロック４を複数の小領域４ａに分割し、小領域４ａごとに機能ブロック４内配線に必要となる必要配線層数Ｌ_ｎを算出して、最下部の配線層から必要配線層数Ｌ_ｎ枚の配線層を配線可能領域として同領域内に第一の配線を配置し、上位階層配線設計部３１２は、第一の配線における配線可能領域以外の機能ブロック４の配線層に第二の配線を配置する。 （もっと読む）

【課題】残渣による配線間のショートの発生を防ぐ。
【解決手段】本発明の半導体装置は、高誘電率材料を含む第１のゲート絶縁膜４と第１のゲート絶縁膜４上に形成された第１のメタルゲート電極５とを備える第１のトランジスタが形成される半導体基板上の第１の領域と、高誘電率材料を含む第２のゲート絶縁膜４と第２のゲート絶縁膜上に形成された第２のメタルゲート電極１２とを備え、第１のトランジスタとは閾値電圧の異なる第２のトランジスタが形成される半導体基板上の第１の領域に並ぶ第２の領域と、電位の異なる第１および第２の配線と、を有し、第１の領域と第２の領域との境界が、第１および第２の配線の少なくとも一方としか重ならない。 （もっと読む）

【課題】高品質な半導体装置を提供する。
【解決手段】第１の絶縁膜１１１、第１の電極１１２、第２の絶縁膜１１３、及び第２の電極１１４を含むゲート構造を有するメモリセルＭＣが複数設けられた記憶部１１と、少なくとも外部１００からのデータを受信し、記憶部にデータを供給する端子１５と、第１の絶縁膜、第１及び第２の電極とを含むゲート構造を有し、電流経路の一端に第１の電圧が印加される第１導電型の第１のトランジスタ１６ａ、一端が第１のトランジスタの電流経路の他端に接続され、他端が端子に接続される第１の抵抗素子１６ｂ、一端が端子及び第１の抵抗素子の他端に接続される第２の抵抗素子１６ｃ及び、ゲート構造を有し、電流経路の一端が第２の抵抗素子の他端に接続され、電流経路の他端に第２の電圧が印加される第２導電型の第２のトランジスタ１６ｄを含む第１の回路１６と、を備える。 （もっと読む）

【課題】 本発明の課題は、デカップリング容量効果を最適化した回路設計を行うことを目的とする。
【解決手段】 上記課題は、回路を構成する複数のセル間のネット毎の高電位電源側及び低電位電源側の配線容量と、各入力ピンの該高電位電源側及び該低電位電源側の容量とを記憶する記憶部と、前記記憶部に記憶された前記各ネットの配線容量と、前記各入力ピンの容量とを参照して、前記構成における非動作パスに対して、セルの置換前の該セルの組み合せと、セルを置換する際の制約に従った置換後のセルの組み合せのうち、該非動作パスの信号値の遷移状態に応じた、各ネット及び各入力ピンの前記高電位電源側又は前記低電位電源側の容量を加算した総容量に基づいて、該総容量が最大となるセルに置換することによって、デカップリング容量効果を最適化する最適化処理部と、を有する回路設計装置により達成される。 （もっと読む）

【課題】メモリの選択的な書き込みを行う際のパストランジスタのゲート絶縁膜の破壊を防ぐとともにパストランジスタのゲート絶縁膜を薄くすることを可能にし、かつメモリの微細化によって書き込み効率が損なわれない不揮発性プログラマブルロジックスイッチを提供する。
【解決手段】第１端子と、第２端子と、メモリ状態を制御する制御信号を受ける第３端子とを有する第１メモリと、ソース／ドレインの一方が第２端子に接続される第１トランジスタと、第１トランジスタのソース／ドレインの他方にゲートが接続される第２トランジスタとを備えた、第１セルおよび第２セルを有する。第１セルの第１メモリの第３端子と、第２セルの第１メモリの第３端子は共通に接続され、第１セルに書き込みを行う場合、第３端子が書き込み電源に接続され、第１セルの第１端子は接地電源に接続され、第２メモリの第１端子は書き込み防止電源に接続される。 （もっと読む）

【課題】レイアウトデータの検証を行うＬＶＳ処理やＤＲＣ処理と、ＯＰＣ処理には、プログラムの実装に重複（冗長）な処理が存在する。そこで、これらの処理を、統合することも考えられる。しかし、そのような統合を実際に行えば、プログラムの変更が大規模になり、半導体設計装置のコストを上昇させてしまう。そのため、既存のリソースを有効活用しつつ、ＯＰＣ処理の処理スピードを向上させた半導体設計装置が、望まれる。
【解決手段】半導体設計装置は、半導体集積回路のレイアウトデータの検証を行うレイアウトデータ検証部と、レイアウトデータ検証部が生成するＯＰＣ処理用中間データを用いて、ＯＰＣ処理を行うＯＰＣ処理部と、を備えている。 （もっと読む）

【課題】設計する回路の中で電流の多く流れる信号線を容易に見つけ出すことができ、容
易にその部分の電流を測定できるスタンダードセルを提供することを課題とする。
【解決手段】電流検出用テストパッドを少なくとも２つ有するスタンダードセルを自動レ
イアウトで配置する。そして、２つのテストパッド間を接続する配線を切断することで、
該２つのテストパッドを電流測定用テストパッドとして利用する。なお、スタンダードセ
ル内の２つのテストパッド間は、過電流が流れることにより電流の流れる経路が遮断され
る配線によって接続される構成としてもよい。また、２つのテストパッド間をつなぐ配線
部にメモリ又はアナログスイッチを設ける構成としてもよい。 （もっと読む）